ICSSSTUA32S869B
超前信息
概述
该
ICSSSTUA32S869B
在14位1： 2的奇偶注册缓冲设计为1.7 V至1.9 V的VDD操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。控制输入是LVCMOS 。所有
输出经过优化，带动DDR2 DIMM负载， 1.8 V CMOS驱动器。它们提供了50 ％以上的动态驱动
强度比标准SSTU32864输出。
该
ICSSSTUA32S869B
工作在差分时钟（ CK和CK ） 。数据登记在CK的交叉会
高，和CK要低。
该设备支持低功耗待机操作。当复位输入端（ RESET ）为低电平时，差分输入接收器
被禁用，而无驱动（浮动）的数据，时钟和参考电压（ VREF ）输入允许的。另外，当
RESET为低所有寄存器复位，除了PTYERR1 ＃所有的输出都被拉低。该LVCMOS RESET输入必须
总是在一个有效的逻辑高电平或低电平举行。
为了确保从寄存器定义的输出稳定的时钟已经提供之前， RESET必须在低位举行
上电时的状态。
在DDR2 RDIMM应用，复位被指定为完全异步相对于CK和CK 。
因此，没有时序关系，可以在两者之间得到保证。当进入复位，寄存器将被清除
且输出将被驱动为低电平快，相对于时间来禁用差分输入接收器。然而，当
即将脱离复位时，寄存器将被激活很快，相对于时间，以使差分输入接收器。
ICSSSTUA32S869B
必须确保该输出保持低，只要数据输入都是低电平时，时钟稳定
在从复位低到高的转变和输入接收器的时间完全启用。这将确保
有对输出无毛刺。
该装置监测DCS与CSR投入和意志门QN， PPO1 （滞奇偶校验输出）和PTYERR1 ＃ （奇偶校验
更改状态时， DCS和CSR的高错误）奇偶输出。如果任DCS或CSR的输入为低时，
QN， PPO1和PTYERR1 ＃输出将正常工作。 RESET输入的优先级高于DCS和CSR控制
并且将迫使尺寸Qn和PPO输出低电平， PTYERR1 ＃高。
该
ICSSSTUA32S869B
包括奇偶校验功能。该
ICSSSTUA32S869B
接受从一个奇偶校验位
在其输入针PARIN1一个或相应的数据输入后两个周期内存控制器，将其与所述
接收的D输入端的数据，并且指示其漏极开路PTYERR1销上（低有效）是否有奇偶错误有
发生了。的周期数取决于C1的设置，可参见图6和图7 。
当作为一个单一的装置中使用时，C1的输入是低电平。成对使用时，在C1输入接低电平为先登记
（前）和C1输入端连接到高电平为第二寄存器。当作为一个单一寄存器， PPO1和PTYERR1 ＃使用
信号产生的相应的数据输入后两个时钟周期。当对， PTYERR1 ＃信号的使用
第一寄存器被悬空。第一寄存器的PPO1输出级联上的PARIN1信号
第二寄存器（背面）。第二寄存器的PPO1和PTYERR1 ＃信号之后产生的3个时钟周期
相应的数据输入端。奇偶执行力度和设备布线为单和双芯片在图1中进行说明。
如果出现错误，并且PTYERR1 ＃驱动为低电平时，它保持低两个时钟周期或直到RESET被拉低。该
DIMM依赖性信号（ DCKE ，DCS， CSR和DODT ）不包括在奇偶校验计算。
用于对个人的DIMM必须相同结构的所有的寄存器，即单或双管芯。
Parin1 ， W4
PARIN
PTYERR1 ＃ W1
注册2
（返回）
NC ， A1
1
PPO1 ， W8
注册1
（正面）
NC ， A4
Parin1 ， W4
.
NC ， A8
.
NC ， A8
设置C1 = 0寄存器1 ;设置C1 = 1寄存器2 NC表示无连接。
图1 - 奇偶校验实施和设备配线SSTU32S869和SSTU32D869
1173—10/28/05
4
QQ：2881677436 复制
