82C59A
1997年3月
CMOS优先中断控制器
描述
Intersil的82C59A是一款高性能CMOS优先
采用先进的2μm的中断控制器。制造
CMOS工艺。该82C59A旨在减轻系
从轮询的一个多级的任务统的CPU
优先系统。高速和行业标准
在82C59A的CON组fi guration使其与微兼容
处理器，如80C286 ， 80286 ， 80C86 / 88 ，八十八分之八千〇八十六，
八十五分之八千〇八十和NSC800 。
该82C59A可以处理多达八个优先级向量间
rupting源和可级联64个无需额外
电路。各个中断源可以被屏蔽或者
优先允许自定义系统CON组fi guration 。两种模式
操作做出既八十五分之八千〇八十零的82C59A兼容
与80C86 / 286分之88格式。
静态CMOS电路设计，保证较低的工作功耗。
Intersil的先进的CMOS工艺将导致性能
等于或大于现有的同类产品在一
分数的权力。
特点
12.5MHz的，为8MHz和5MHz的版本可供选择
- 12.5MHz的操作。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 82C59A - 12
- 8MHz的操作。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 82C59A
- 5MHz的操作。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 82C59A - 5
高速， “无等待状态”操作与12.5MHz的
80C286和8MHz的80C86 / 88
引脚兼容NMOS 8259A
80C86 / 88/ 286和8080/85/86/88/286兼容
八个优先级控制器，可扩展到
64级
可编程中断模式
个人申请屏蔽能力
全静态设计
完全兼容TTL
低功耗工作
- ICCSB 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。最大10μA
- ICCOP 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 1毫安/ MHz最大
单5V电源
工作温度范围
- C82C59A 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.0
o
C至+70
o
C
- I82C59A 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -40
o
C至+ 85
o
C
- M82C59A 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -55
o
C至+ 125
o
C
订购信息
产品型号
5MHz
CP82C59A-5
IP82C59A-5
CS82C59A-5
IS82C59A-5
CD82C59A-5
ID82C59A-5
MD82C59A-5/B
5962-8501601YA
MR82C59A-5/B
5962-85016013A
CM82C59A-5
8MHz
CP82C59A
IP82C59A
CS82C59A
IS82C59A
CD82C59A
ID82C59A
MD82C59A/B
5962-8501602YA
MR82C59A/B
5962-85016023A
CM82C59A
12.5MHz
CP82C59A-12
IP82C59A-12
CS82C59A-12
IS82C59A-12
CD82C59A-12
ID82C59A-12
MD82C59A-12/B
-
MR82C59A-12/B
-
CM82C59A-12
SMD ＃
28垫CLCC
SMD ＃
28 Ld的SOIC
0
o
C至+70
o
C
-55
o
C至+ 125
o
C
CERDIP
28 Ld的PLCC
包
28 Ld的PDIP
温度
范围
0
o
C至+70
o
C
-40
o
C至+ 85
o
C
0
o
C至+70
o
C
-40
o
C至+ 85
o
C
0
o
C至+70
o
C
-40
o
C至+ 85
o
C
-55
o
C至+ 125
o
C
PKG 。号
E28.6
E28.6
N28.45
N28.45
F28.6
F28.6
F28.6
F28.6
J28.A
J28.A
M28.3
注意：这些器件对静电放电敏感;遵循正确的IC处理程序。
http://www.intersil.com或407-727-9207
|
版权
Intersil公司1999
网络文件编号
2784.2
4-1
82C59A
引脚配置
82C59A （ PDIP ， CERDIP和SOIC ）
顶视图
CS 1
WR 2
RD 3
D7 4
D6 5
D5 6
D4 7
D3 8
D2 9
D1 10
D0 11
CAS 0 12
CAS 1月13日
GND 14
28 V
CC
27 A0
26 INTA
25 IR7
24 IR6
23 IR5
22 IR4
21 IR3
20 IR2
19 IR1
18 IR0
17 INT
16 SP / EN
15 CAS 2
D6 5
D5 6
D4 7
D3 8
D2 9
D1 10
D0 11
12
CAS 0
13
CAS 1
14
GND
15
CAS 2
16
SP / EN
17
INT
18
IR0
82C59A （ PLCC ， CLCC ）
顶视图
INTA
26
25 IR7
24 IR6
23 IR5
22 IR4
21 IR3
20 IR2
19 IR1
V
CC
28
INT
WR
RD
CS
D7
A0
27
4
3
2
1
针
D7 - D0
RD
WR
A0
CS
CAS 2 - CAS 0
SP / EN
INT
INTA
IR0 - IR7
描述
数据总线（双向）
读取输入
写输入
命令选择地址
芯片选择
CASCADE线路
从程序输入使能
中断输出
中断响应输入
中断请求输入
工作原理图
INTA
D
7
-D
0
数据
公共汽车
卜FF器
控制逻辑
RD
WR
A
0
CS
READ /
写
逻辑
IN -
服务
REG
（ ISR ）
优先
分解器
打断
请求
REG
（ IRR ）
IR0
IR1
IR2
IR3
IR4
IR5
IR6
IR7
CAS 0
CAS 1
CAS 2
SP / EN
级联
卜FF器
比较
内部总线
中断屏蔽REG
（ IMR ）
图1 。
4-2
82C59A
引脚说明
符号
V
CC
GND
CS
WR
RD
D7 - D0
CAS0 - CAS2
SP / EN
针
数
28
14
1
2
3
4 - 11
12, 13, 15
16
TYPE
I
I
I
I
I
I / O
I / O
I / O
描述
V
CC
：在+ 5V电源引脚。推荐引脚28和14之间的0.1μF电容
脱钩。
地
片选：低这个引脚使CPU和之间的RD和WR通信
82C59A 。 INTA功能是独立的CS 。
WRITE ：低该引脚上时， CS为低电平使82C59A接受命令字从
CPU中。
阅读：低该引脚上，当CS为低电平使82C59A释放状态到数据总线
为CPU 。
双向数据总线：控制，状态和中断矢量信息通过传输
该总线。
CASCADE线路： CAS线条构成了专用82C59A总线来控制多个82C59A struc-
真实存在。这些引脚用于主82C59A和投入的奴隶82C59A输出。
从程序/启用缓冲区：这是一个双功能引脚。当在缓冲模式下它
可作为一个输出，以控制缓冲器收发器（ EN） 。当没有在缓冲模式是
作为一个输入指定一个主（ SP = 1 ）或从站（ SP = 0 ） 。
中断：该引脚为高电平时有效的中断请求被触发。它被用来以交换
中断了CPU，因此，它被连接到CPU的中断管脚。
中断请求：异步输入。一个中断请求被提高了执行
IR输入（从低到高） ，并保持高电平，直到它被确认（边沿触发模式） ，或者只是
通过高层次上的IR输入（电平触发方式） 。内部上拉电阻来实现
在IR0 - 7 。
中断响应：此引脚用于使能82C59A中断矢量数据到
通过由CPU发出中断应答脉冲的序列数据总线。
地址LINE ：此引脚用作与CS ， WR一起，和RD引脚。它是用来通过
82C59A破译各种命令字的CPU写入和状态的CPU要读取。
它通常是连接到CPU的A0地址线（A1为80C86 / 88/ 345） 。
INT
IR0 - IR7
17
18 - 25
O
I
INTA
A0
26
27
I
I
功能说明
中断微机系统
微机系统设计要求的I / O设备，
如键盘，显示器，传感器和其它部件
接受服务在英法fi cient方式，使大
的总的系统任务量可以假设由
微型计算机对通过很少或没有影响。
维修这种装置的最常用的方法是
轮询方法。这是其中的处理器必须进行测试，每
设备的序列和效应“问”每个人是否需要
服务。很容易看出，主的很大一部分
程序是通过这种连续的轮询周期和循环
这种方法会产生严重的，有害的影响
对系统的吞吐量，因此，限制了任务，可能是
由微机假定，降低了成本effec-
那些收不到使用这种装置。
中央处理器
CPU - 驱动的
多路复用器
内存
I / O （ 1 ）
只读存储器
I / O （ 2 ）
I / O （N ）
图2.调查方法
4-3
82C59A
一个更可取的方法是，一个将允许
微处理器是执行它的主程序和只
停止提供服务的外围设备时，被告知这样做了
设备本身。实际上，该方法将提供一个
外部异步输入，将通知处理器
它应该完成的任何指令，目前
正在执行，并获取新的程序，将服务于
请求设备。一旦该服务是完整，但是，
该处理器将恢复它的确切位置离开。
这是中断驱动方式。很容易看出，系
统吞吐量将大大增加，因此，更
任务可以由微型计算机被假定为进一步
提高其成本效益。
INT
中央处理器
可编程中断控制器（PLC ），用作
中断驱动系统的整体管理。它接受
从所述外围设备的要求，确定哪个
传入的请求是最高重要性（优先级依次
性） ，肯定了传入的请求是否具有较高的
比当前的级别的优先级值被服务，并且
发出中断，以根据该判定的CPU中。
每个外围设备或结构通常有一个特殊的
程序或“例行公事”，也就是其特定网络功能相关
tional和操作要求;这被称为一个
“服务程序” 。 PLC中，发出一个中断给后
的CPU，必须以某种方式将信息输入到CPU中能
“点”的程序计数器到服务程序associ-
ated与请求设备。这个“指针”是一个地址
在一个矢量表，并且通常被称为，在本文档
换货，为矢量数据。
82C59A功能描述
PIC
内存
I / O （ 1 ）
只读存储器
I / O （ 2 ）
该82C59A是设备具体来说设计在实际使用
那时，中断驱动的微型计算机系统。它管理
八个级别的请求，并具有膨胀式的内置功能
能力等82C59As （最多64个级别）。这是编程
由系统软件作为一个I / O外围设备。精选的优先级依次
是提供给程序员性模式使得方式
在该请求由82C59A处理可以是
CON连接gured以满足系统要求。优先级
模式可以更改或侦察网络，在任何动态gured
主程序运行期间的时间。这意味着该
完整的中断结构可德网络需要定义，
基于总的系统环境。
中断请求寄存器（ IRR ），并在服务注册
（ ISR ）
在IR输入线的中断是由两个寄存器处理
在级联中，中断请求寄存器（LRR ）和在 -
服务寄存器（ LSR） 。内部收益率是用来表示所有的互
中断级别其中所请求的服务，并在中断服务程序，用于
存储所有这些目前正在服务的中断级。
INTA
INT
I / O （N ）
图3.中断方式
D
7
- D
0
数据
公共汽车
卜FF器
控制逻辑
RD
WR
A
0
CS
READ /
写
逻辑
IN
服务
REG
（ ISR ）
优先
分解器
打断
请求
REG
（ IRR ）
IR0
IR1
IR2
IR3
IR4
IR5
IR6
IR7
CAS 0
CAS 1
CAS 2
SP / EN
级联
卜FF器
比较
内部总线
中断屏蔽REG
（ IMR ）
图4. 82C59A工作原理图
4-4
82C59A
优先解决程序
这个逻辑块决定的，在设定的位的优先级
LRR 。最高优先级被选择和选通至cor-
响应该LSR位的INTA序列中。
中断屏蔽寄存器（ IMR ）
该LMR存储其中禁用中断线位
被屏蔽。在IMR运行在IRR的输出。
掩蔽更高的优先级输入的，不会影响中断
请求线较低的优先级。
中断（ INT ）
该输出直接到CPU的中断输入端。该
在这条线的VOH电平被设计为完全兼容
8080 ， 8085 ，八十八分之八千〇八十六， 80C86 / 88 ， 80286 ，和80C286
输入电平。
中断响应（ INTA ）
INTA脉冲将导致82C59A释放矢量
信息到数据总线上。该数据的格式
取决于82C59A的系统模式（ μPM ） 。
数据总线缓冲器
这三态，双向8 - bit缓存用于连接的
82C59A的系统数据总线。控制字和状态
信息是通过数据总线缓冲器传送。
读/写控制逻辑
此块的功能是接受来自输出命令
CPU中。它包含了初始化命令字（ LCW ）
寄存器和操作命令字（ OCW ）寄存器
其中存储的各种控制格式的设备操作。
此功能块还允许82C59A的状态为
被转移到数据总线。
片选（ CS ）
的低电平输入使82C59A 。没有读数或
会发生写入设备，除非设备被选择。
写（ WR ）
的低电平输入使CPU写入控制字
（ lCWs和老化武）向82C59A 。
阅读（ RD ）
的低电平输入使82C59A发送状态
的中断请求寄存器（ LRR ） ，在职注册
（ LSR ） ，中断屏蔽寄存器（ LMR ） ，或中断
水平（在本次调查模式）到数据总线。
A0
该输入信号用于在与WR和RD一起显
的NAL写命令到各指令寄存器，
以及读取芯片的各种状态寄存器。
这条线可以直接连接到系统地址中的一个
线。
级联缓冲器/比较器
该功能块存储和比较所有的ID
82C59As在系统中使用。相关的三个I / O引脚
（ CAS0 - 2）是输出端，当82C59A作为一种主
器并输入时， 82C59A作为一个奴隶。作为
主人， 82C59A发送中断奴隶的ID
设备到CAS0 - 2行。奴隶，这样选择的意志
发送预编程的子程序地址到数据
在接下来的一个或两个连续的INTA脉冲总线。
（参见“级联82C59A ” 。 ）
中断序列
在82C59A的微型计算机的强大功能
系统是它的可编程性和中断程序
寻址能力。后者可直接或间接
跳转到不要求特定网络版中断例程
所述断路装置的任何轮询。正常序列
在中断事件取决于CPU的类型
被使用。
发生在八千零八十五分之八千零八十零系统，这些事件：
1.一个或多个中断请求线
（ IR0 - IR7 ）被高高举起，设置相应的内部收益率
位（ S） 。
2. 82C59A评估中的优先级的请求
分解器，并发送一个中断（INT ）给CPU，如果
适当的。
3. CPU承认LNT ，产生
INTA脉冲。
4.在接收到一个LNTA从CPU组，最高的
优先LSR位被置位，并且相应LRR位
复位。该82C59A还将发布一个CALL指令
码（ 11001101 ）到8位数据总线至D0 - D7 。
5.本CALL指令将启动另外两个INTA
脉冲被从CPU组发送到82C59A 。
6.这两个INTA脉冲，使82C59A释放其
预编程的子程序地址到数据总线。
低8位地址被释放在网络连接第一个INTA脉冲
高8位的地址被释放在所述第二
INTA脉冲。
7.这样就完成了公布的3个字节的CALL指令
在82C59A 。在伊朗原子能组织模式中， LSR位复位的
第三个INTA脉冲结束。否则， LSR位
保持状态直到一个合适的EOI命令发出
在中断序列的末端。
在一个80C86 /二百八十六分之八十八系统中发生的事件是
同样，直到步骤4 。
4. 82C59A不与网络连接期间，第一个驱动数据总线
INTA脉冲。
5. 80C86 / 286分之88 CPU将启动第二个INTA脉冲。
在此INTA脉冲，相应的ISR位被置位，并
在IRR的相应位复位。该82C59A
输出所8位指针放到数据总线上，以由读
CPU中。
4-5
QQ：2881677436 复制
