82C52
引脚说明
符号
RD
WR
D0-D7
针
号
1
2
3-10
TYPE
I
I
I / O
活跃
水平
低
低
高
描述
READ：将RD输入，使82C52将数据输出到数据总线（ D0-D7 ） 。该数据输出
依靠的地址输入（ A0 - A1）的状态。 CS0使RD输入。
WRITE ：将WR输入使从数据总线（ D0-D7 ）的数据将被输入到82C52 。地址
和芯片选择的动作是相同的用于读操作。
数据位0-7 ：数据总线为8 ，三态输入/输出线进行数据的传输，
的82C52和CPU之间的控制和状态信息。少于8个字符的格式
位，对应的D7 ， D6和D5被认为是“无关”的数据写入操作，并
0的数据读取操作。这些线通常在不同的期间为高阻抗状态
读操作。 D0是最低有效位（ LSB），而将被接收到的第一串行数据位或
传输。
地址输入：地址线选择在CPU总线上的各种内部寄存器
操作。
CRYSTAL /时钟：晶体连接的内部波特率发生器。第九也可以使用
作为外部时钟输入在这种情况下OX应由开放。
高
串行数据输出：从82C52发射器电路输出串行数据。标记（ 1 ）为逻辑
1 （高）和空间（ 0 ）为逻辑0 （低） 。 SD0保持在标记状态时， CTS是假的，
当RST为真，当发射器寄存器为空，或者在循环模式时。
地面：电源接地连接。
清除发送： CTS线的逻辑状态反映在Modem状态的CTS位
注册。国家在CTS的任何变化将导致INTR被设置为true时INTEN和MIEN是真实的。一
在CTS虚假水平会抑制数据的传输上SD0输出将举行SD0的标志
（高）状态。如果CTS在传输过程中为假，正在传输的当前字符会
完成。 CTS不影响循环模式操作。
数据设置就绪： DSR线路的逻辑状态反映在调制解调器状态寄存器。任何
DSR的状态变化会导致INTR被置若INTEN和MIEN是真实的。这个信号的状态
不影响内部的82C52的任何其他电路。
数据终端就绪： DTR信号可设置（低）通过写1到相应的位
在调制解调器控制寄存器（ MCR ） 。这个信号被清除（高）可以通过写0中的DTR位
MCR中或每当一个复位（RST =高）被施加到82C52 。
请求发送：将RTS信号可设置（低）通过写1到相应的位
在MCR 。这个信号被清除（高）由MCR或写入逻辑0的RTS位每当
重置（RST =高）被施加到82C52 。
CLOCK OUT ：这个输出是用户可编程的，以提供任何缓冲IX输出或缓冲
波特率发生器（ 16X ），时钟输出。该缓冲IX （晶振或外部时钟源）输出
当波特率选择寄存器（ BRSR ）第7位被设置为零提供。写1到
BRSR第7位导致CO输出，以提供内部波特率发生器的缓冲版本
时钟工作在16倍的编程波特率。上电复位D7 （CO选择）复位到
0.
高
发送缓冲寄存器空：该TBRE输出设置（高）只要
发送缓冲寄存器（ TBR ）已转让其数据发送寄存器。的应用
复位（ RST ）的82C52还将设置TBRE输出。 TBRE清零（低）时数据
写入TBR 。
RESET ： RST输入强制82C52为“空闲”模式中，所有的串行数据活动
暂停。调制解调器控制寄存器（ MCR ），连同其相关联的输出被清除。该
UART状态寄存器（ USR）被清除除TBRE和TC位，它们被设置。在82C52
保持在“空闲”状态，直到编程以恢复串行数据的活动。 RST输入是
施密特触发输入。
中断请求： INTR输出是由调制解调器控制该位INTEN启用
寄存器（ MCR ） 。该MIEN位选择性地启用调制解调器状态改变，以提供输入到
INTR逻辑。图9设计信息中显示了这些中断控制的整体关系
信号。
A0, A1
九， OX
SDO
11, 12
13, 14
15
I
I / O
O
高
GND
CTS
16
17
I
低
低
DSR
18
I
低
DTR
19
O
低
RTS
20
O
低
CO
21
O
TBRE
22
O
RST
23
I
高
INTR
24
O
高
3
FN2950.3
2006年4月26日
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