CS49400 DSP系列

多标准音频解码器

特点

CS49300传统音频解码器支持

杜比数字EX

TM

杜比定向逻辑II

TM

DTS- ES 96/24

TM

， DTS 96/24

TM

， DTS-ES

离散6.1

TM

， DTS- ES矩阵6.1

TM

， DTS

数字环绕声

TM

和DTS虚拟5.1

TM

MPEG - 2 ： AAC多声道5.1

MPEG多声道和的Musicam

的MPEG -1/2 ，第三层（ MP3）的

DTS NEO： 6

TM

， LOGIC7

， SRS圈

环绕II

TM

Cirrus的额外环绕

TM

，卷云原创

6.1环绕声（ C.O.S. 6.1 ）

TM

THX环绕EX

TM

， THX Ultra2影院

TM

12通道串行音频输入

集成8K字节输入缓冲器

强大的32位音频DSP

客户软件安全密钥

大容量片上X， Y和程序RAM

支持SDRAM ，SRAM， FLASH

回忆

16通道PCM输出

双S / PDIF发射器

SPI串行和摩托罗拉

和英特尔

并行

主机控制接口

所有常用的子电路GPIO支持

描述

该CS49400音频解码器DSP的目标是作为一个以市场

为AV接收机特定的消费娱乐处理器

和DVD音频/视频播放器。该器件采用构造

的CS49300系列DSP音频增强版

解码器接着是32位可编程后处理器

DSP的，这给了设计者以增加产品的能力

通过Cirrus的框架分化

TM

程序设计

结构和框架模块库。杜比数字专业

逻辑II ， DTS数字环绕声， MPEG多声道，和Cirrus

原来的6.1环绕声效果的PCM处理器（可

产生这样的DSP音效模式为：大厅，剧院，教堂）

都包含在CS49400家庭的DSP的成本。另外

通过水晶器皿可用算法

TM

软件

许可计划，给了设计者的能力进一步

提供终端产品的差异化。

该CS49400包含足够的片上SRAM ，支持

可今天解码所有主流的音频解码算法

包括： AAC多声道， DTS 96/24 ， DTS- ES 96/24 。该

CS49400还支持无缝SDRAM / SRAM的

增加所有通道的延迟。 SRAM接口还

支持连接到一个外部的字节宽度的EPROM代码

存储或闪存从而使产品成为现场

升级为新的音频算法的开发。

该芯片，合作与水晶器皿

TM

认证解码器

库， Cirrus的数字接口产品和混合信号数据

转换器，以实现下一代的构思和设计

新一代数码娱乐产品。

订货信息：

SEE

第98页

SAI 0

SAI 1

SAI 2

SAI 3

串行

音频

接口

外部存储器

接口

内部总线

压缩

数字

接口

数字

音频

输入

DSP

共享内存

FRAME

移

多标准

音频解码器

可编程

32位DSP

数字

音频

产量

DAO 0

DAO 1

DSP AB

PLL时钟

经理

输入

卜FF器

内存

并行或串行

主机接口

DSP

内存

DSP

只读存储器

GPIO和I / O

调节器

并行或串行

主机接口

基本产品信息

本文档中包含的信息为新的产品。

Cirrus Logic公司保留修改本产品，恕不另行通知。

P.O.箱17847 ，奥斯汀，德克萨斯州78760

（ 512 ） 445 7222传真： （ 512 ） 445 7581

http://www.cirrus.com

版权所有Cirrus Logic公司， 2002年公司

（版权所有）

七月'02

DS536PP2

1

目录

1.0特性和规格.............................................. ........................ 8

1.1绝对最大额定值.............................................. ................................................. 8

1.2推荐工作条件.............................................. .................................. 8

1.3数字直流特性VDD级I / O ........................................ ........................... 8

1.4数字直流特性VDDSD级I / O ........................................ ...................... 9

1.5电源特性.............................................. .............................................. 9

1.6开关特征 - RESET ............................................. ..................................... 9

1.7开关特性 - CLKIN ............................................. .................................... 10

1.8开关特性 - 英特尔

主机从机模式（ DSPAB ） ...................................... 11

1.9开关特性 - 英特尔

主机从机模式（ DSPC ） ........................................ 13

1.10开关特性 - 摩托罗拉

主机从机模式（ DSPAB ） ............................ 15

1.11开关特性 - 摩托罗拉

主机从机模式（ DSPC ） .............................. 17

1.12开关特性 - SPI控制端口从模式（ DSPAB ） ............................ 19

1.13开关特性 - SPI控制端口从模式（ DSPC ） .............................. 21

1.14开关特性 - 数字音频输入（ DSPAB ） ........................................ .... 23

1.15开关特性 - 串行音频输入（ DSPC ） ........................................ ....... 24

1.16开关特性 - CMPDAT ， CMPCLK （ DSPAB ） ........................................ 25

1.17开关特性 - 并行数据输入（ DSPAB ） ........................................ .... 26

1.18开关特性 - 数字音频输出........................................... .............. 27

1.19开关特性 - SRAM / FLASH接口.......................................... ......... 29

1.20开关特性 - SDRAM接口............................................ ................. 31

2.概述............................................................................................................................. 35

联系Cirrus Logic公司支持

对于直接销售，分销和销售代表接触的完整列表，请访问Cirrus Logic公司网站：

http://www.cirrus.com/corporate/contacts/sales.cfm

杜比数字，杜比数字EX ， AC- 3 ，杜比定向逻辑，杜比定向逻辑II ，杜比数字EX定向逻辑II ，杜比环绕，杜比定向逻辑

二，环绕EX ，虚拟杜比数字和“ AAC ”标识是商标和“ Dolby”和双“D ”符号的注册商标。

杜比实验室授权公司。 DTS ， DTS数字环绕声， DTS- ES扩展环绕声， DTS 96/24 ， DTS- ES 96/24 ， DTS NEO： 6 ，和

DTS的虚拟5.1顷商标和“ DTS ”，“ DTS数字环绕声”，“ DTS-ES ”，“ DTS 96/24 ”，“ DTS-ES 96/24 ”，“是DTS Neo ： 6”，“ DTS虚拟5.1 “标识

是数码影院系统公司的注册商标。在“ MPEG标志”是飞利浦电子公司THX的注册商标。

Ultra2影院，音色匹配，重新均衡器， Adapative去相关和THX的商标或卢卡斯电影有限公司环绕EX的注册商标。

是一个联合开发的THX和杜比实验室的技术，公司的AAC （高级音频编码）是“MPEG - 2标准为基础的”数字音频

压缩算法（可提供高达5.1本实施独立解码通道）由AT&T ，弗劳恩霍夫合作开发

研究所，杜比实验室和索尼公司。在问候CS494XX系列DSP的MP3功能，能够（通过下载

的mp3_ab_494xxx_vv.uld应用程序代码）的以下声明适用： “提供此产品传达个人，私人牌照

和非商业用途。 MPEG Layer-3音频解码技术由Fraunhofer IIS和Thomson多媒体许可。 “ VMAX是注册

商标哈曼国际的。该LOGIC7标志和LOGIC7注册词汇的商标。 SRS CircleSurround ， SRS圈Suround

II ， SRS的TruSurround和SRS的TruSurround XT是SRS Labs公司的HDCD标识， HDCD ，高清晰度兼容数字和商标

太平洋Microsonics要么在美国和/或其他国家的注册商标或太平洋Microsonics ， Inc.的注册商标。 HDCD

从太平洋Microsonics许可提供技术有限公司本产品的软件受一个或多个在美国以下

状态： 5479168 ; 5638074 ; 5640161 ; 5872531 ; 5808574 ; 5838274 ; 5854600 ; 5864311 ;在澳大利亚： 669114 ;与其他专利

正在申请中。 Intel是Intel Corporation的注册商标。摩托罗拉摩托罗拉，我公司的注册商标。

2

C是飞利浦公司的注册商标。

半导体。购买我

2

Cirrus Logic公司， Inc.或其从属授权关联公司之一C元件即得到了许可

飞利浦的我

2

C专利使用这些组分在标准我

2

空调系统。 “水晶器皿” ， “卷云框架” ， “ Cirrus的额外环绕” ， “卷云

三重交叉低音管理“ ， ”卷云四人间交叉低音管理“和” Cirrus的原始环绕声6.1“的商标， ”卷云

逻辑“是Cirrus Logic ， Inc.的注册商标。所有其他名称均为注册商标，注册商标或各自的服务商标

公司。

初步产品信息描述了正在生产中的产品，但其全面的特征数据尚未公布。推进

产品信息描述了正在开发中，可能会发展变化的产品。 Cirrus Logic公司，公司取得了最大努力

确保本文档中包含的信息是准确和可靠。然而，信息如有变更，恕不另行通知，

“按原样” ，没有任何形式（明示或暗示）的担保提供。无责任承担的Cirrus Logic公司为使用这些信息，

也不对侵犯第三方专利或其他权利的。这份文件是Cirrus Logic ， Inc.的财产，并暗示在没有专利许可，

版权，商标或商业秘密。本出版物的任何部分进行拷贝，复制，储存于检索系统或传播，在任何

形式或通过任何手段（电子，机械，照相，或以其他方式），而Cirrus Logic公司的事先书面同意，公司产品从任何卷云

逻辑网站或磁盘可被印刷于由用户使用。然而，打印或电子文件的任何部分不得复制，转载，存储在

检索系统，或传输以任何形式或任何手段（电子，机械，照相，或以其他方式）未经事先书面同意

Cirrus Logic公司， Inc.Furthermore ，本出版物的任何部分被用作制造或销售的任何产品的基础未经事先书面同意

Cirrus Logic公司，公司的Cirrus Logic公司，公司或其他供应商和供应商出现在本文档中的商标或产品名称

这可能在某些司法管辖区注册其各自所有者的服务标志。在Cirrus Logic ， Inc.的商标和服务标记列表可以

可在http://www.cirrus.com找到。

2

2.1 DSPAB ............................................................................................................................ 36

2.2 DSPC ............................................................................................................................... 36

3.典型连接图............................................. ...................................... 37

3.1复用引脚.............................................................................................................. 37

3.2终止要求............................................... ............................................... 37

3.3锁相环滤波器............................................. .................................................. 37

4.电源

.............................................................................................................................. 38

4.1解耦....................................................................................................................... 38

4.2模拟功率调节.............................................. ............................................... 38

4.3接地............................................................................................................................. 38

4.4垫................................................................................................................................ 38

5的时钟频率............................................................................................................................. 42

6.控制.............................................................................................................................. 42

6.1串行通信..................................................................................................... 42

6.1.1 DSPAB SPI通信........................................... ............................... 42

6.1.2 DSPC SPI通信........................................... ................................. 46

6.1.3 FINTREQ行为：一个特例......................................... ......................... 49

6.2并行主机通信的DSPAB ............................................ ............................ 51

6.2.5英特尔Parallel主机通信模式DSPAB ........................................ 。 51

6.2.6摩托罗拉并行通信方式的DSPAB ......................................... .. 54

6.2.7程序的DSPAB ......................... 56并行主机模式通讯

6.3并行主机通信的DSPC ............................................ .............................. 58

6.3.5英特尔Parallel主机通信模式DSPC ........................................ .... 60

6.3.6摩托罗拉并行主机通信模式的DSPC .................................... 64

6.3.7程序的DSPC并行主模式通信........................... 68

7.外部存储器............................................................................................................ 70

7.1配置SRAM时序参数............................................. .............................. 71

8.启动程序.............................................................................................................. 72

8.1主机控制主引导............................................. .............................................. 72

8.2主机引导通过DSPC ........................................................................................................ 75

9.软复位CS49400 ............................................ ............................................. 77

9.1主机控制的主控软复位............................................ ...................................... 77

10.硬件配置.............................................. ........................................... 79

11.数字输入和输出数据格式.......................................... .................... 79

11.1的数字音频格式.............................................. .................................................. .... 79

11.1.1 I

2

S ..................................................................................................................... 79

11.1.2左对齐...................................................................................................... 79

11.2数字音频输入接口............................................. .................................................. ... 79

11.3压缩后的数据输入端口............................................. ............................................ 80

11.4输入数据的硬件配置CDI和DAI上DSPAB ................................. 80

11.4.1输入配置注意事项............................................ .................... 81

11.5串行音频输入.......................................................................................................... 82

11.6数字音频输出端口............................................. .................................................. 82

11.6.1 S / PDIF输出........................................... .................................................. .... 83

11.7输出数据的硬件配置............................................. ............................... 84

11.8创建硬件配置信息............................................. .................... 85

12.0引脚说明............................................................................................................. 87

12.1 144引脚LQFP封装，引脚布局.......................................... ..................................... 87

12.2 100引脚LQFP封装，引脚布局.......................................... ..................................... 88

12.3引脚定义................................................................................................................ 89

13.订购信息.............................................. .................................................. 99

14.包装尺寸.............................................. .................................................. 100 ..

14.1 144引脚LQFP封装............................................ .................................................. 。 100

3

图列表

图1.复位时序..................................................................................................................... 9

图2. CLKIN与CLKSEL = VSS = PLL使能....................................... ................................. 10

图3.英特尔

并行主模式从读周期为DSPAB .......................................... ........ 12

图4.英特尔

并行主模式从写周期为DSPAB .......................................... ......... 12

图5.英特尔

并行主机从模式读周期的DSPC .......................................... ........... 14

图6.英特尔

并行主机从模式写周期的DSPC .......................................... ........... 14

图7.摩托罗拉

并行主机从模式读周期为DSPAB .......................................... 16

图8.摩托罗拉

并行主机从模式写周期为DSPAB .......................................... 16

图9.摩托罗拉

并行主机从模式读周期的DSPC .......................................... ... 18

图10.摩托罗拉

并行主机从模式写周期的DSPC .......................................... .. 18

图11. SPI控制端口从模式时序（ DSPAB ） ..................................... ......................... 20

图12. SPI控制端口从模式时序（ DSPC ） ..................................... ........................... 22

图13.数字音频数据输入，从机时钟时序....................................... ........................... 23

图14.串行音频数据输入，从机时钟时序....................................... ............................ 24

图15.串行压缩数据定时........................................... ........................................... 25

图16.并行数据时序........................................................................................................ 26

图17.数字音频输出数据，输入和输出时钟时序..................................... ........ 28

图18.数字音频输出数据，输入和输出时钟时序..................................... ........ 28

图19. SRAM / Flash控制器时序图 - 写周期...................................... .............. 29

图20. SRAM / Flash控制器时序图 - 读周期...................................... .............. 29

图21. SRAM / Flash控制器时序图 - 单字节写周期................................. 30

图22. SRAM / Flash控制器时序图 - 单字节读周期................................ 30

图23. SDRAM控制器时序图 - 加载模式寄存器周期................................... 31

图24. SDRAM控制器时序图 - 突发写周期....................................... ........... 32

图25. SDRAM控制器时序图 - 突发读周期....................................... .......... 33

图26. SDRAM控制器时序图 - 自动刷新周期....................................... ....... 34

图27. SPI控制与外部存储器 - 144引脚封装...................................... .............. 39

图28.英特尔

并行控制模式 - 144引脚封装........................................... ................... 40

图29.摩托罗拉

并行控制模式 - 144引脚封装........................................... ............ 41

图30. SPI写流程图DSPAB ......................................... ....................................... 43

图31. SPI时序DSPAB ..................................................................................................... 44

图32. SPI读流程图DSPAB ......................................... ....................................... 45

图33. SPI写流程图DSPC ......................................... ......................................... 46

图34. SPI时序DSPC ....................................................................................................... 47

图35. SPI读流程图DSPC ......................................... ......................................... 48

图36.英特尔模式，单字节写流程图DSPAB .................................... ................ 53

图37.英特尔模式，单字节读流程图DSPAB .................................... ............... 54

图38.摩托罗拉模式，单字节写流程图DSPAB .................................... ........ 55

图39.摩托罗拉模式，单字节读流程图DSPAB .................................... ........ 55

图40.典型的并行主机模式控制写序列流程图DSPAB ............. 56

图41.典型的并行主模式控制阅读顺序流程图DSPAB ............. 57

4

图42.英特尔模式，单字节写流程图DSPC .................................... ................... 60

图44.英特尔模式，单字节读流程图DSPC .................................... .................. 61

图43.英特尔模式， 32位（ 4字节）写入流

图中的DSPC .............................................................................................................................62

图45.英特尔模式， 32位（ 4字节）流量阅读

图中的DSPC .............................................................................................................................63

图46.摩托罗拉模式，单字节写入流

图中的DSPC .............................................................................................................................64

图47.摩托罗拉模式， 32位（ 4字节）写流程图DSPC ............................... ......... 65

图48.摩托罗拉模式，单字节读取流

图中的DSPC .............................................................................................................................66

图49.摩托罗拉模式， 32位（ 4字节）读流程图DSPC ............................... ........ 67

图50.典型的并行主机模式控制写序列流程图DSPC ................ 68

图51.典型的并行主模式控制阅读顺序流程图DSPC ................ 69

图52.主机控制主引导

（下载既有DSPAB应用程序代码和DSPC应用程序代码） .............................. 73

图53.主机引导通过DSPC .......................................................................................................76

图54.主机控制的主SOFTRESET ........................................... .......................................... 78

图55.我

2

S格式........................................................................................................................80

图56.左对齐格式（上升沿有效SCLK） ..................................... ......................... 80

图57.引脚布局（ 144引脚LQFP封装） ..................................... ......................................... 87

图58.引脚布局（ 100引脚LQFP封装） ..................................... ......................................... 88

图59. 144引脚LQFP封装图......................................... .......................................... 100

5