CS49300 DSP系列

多标准音频解码器系列

特点

CS4930X ： DVD音频子家庭

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PES层解码的A / V同步

DVD音频包层支持

经络无损包装规格（ MLP ）

杜比数字 ，杜比定向逻辑II

的MPEG-2 ，高级音频编码算法（ AAC）的

MPEG多声道

DTS数字环绕声 ， DTS- ES扩展环绕

PES层解码的A / V同步

杜比数字

的MPEG-2 ，高级音频编码算法（ AAC）的

的MPEG -1（层1 ，2，3 ）立体声

的MPEG-2 （层2,3）立体声

杜比数字，杜比定向逻辑II

DTS & DTS-ES具有集成的DTS解码表

Cirrus的原始环绕声5.1 PCM增强

的MPEG-2 ，高级音频编码算法（ AAC）的

MPEG多声道

MP3（MPEG -1，第3层）

描述

该CS493XX是一个家族的多声道音频解码器

旨在取代了CS4923 / 4 /5/6 /7/ 8/9系列的

的音频解码中以DVD ，广播领导者和

接收器市场。该系列将分为部分专为

这些不同的细分市场。

对于DVD市场，部分将提供哪些支持经穴

无损压缩（ MLP ） ，杜比数字，杜比定向逻辑II ，

MPEG多声道， DTS数字环绕声， DTS- ES ，AAC和

其子集。用于接收器市场，零件将被提供

它支持杜比数字，杜比定向逻辑II ， MPEG

多声道， DTS数字环绕声， DTS- ES ， AAC和各种

虚拟器和PCM增强算法诸如HDCD

,

DTS NEO： 6

TM

， LOGIC7

和SRS环绕圈II

。对于

广播市场，部分将提供哪些支持杜比

数字，AAC， MPEG-1，层1,2和3 ， MPEG-2，层2和

3.

根据水晶品牌， Cirrus Logic是唯一的单一供应商

高性能24位多标准音频DSP解码器，

DSP固件，和高分辨率数据转换器。这

的DSP ，系统固件和数据转换器组合

简化快速创建世界一流的高保真数字音频

产品的互联网时代。

CS4931X ：广播子家庭

CS4932X ： AVR子系列

- 谢谢

环绕EX 和THX

Ultra2影院

- 通用AVR和广播音频解码器

（ MPEG多声道，立体声MPEG ， MP3 ， C.O.S. ）

汽车音响

CS49330 ：通用型音频DSP

订货信息：

SEE

第85页

应用

CS49300

CS49310

CS49311

CS49312

CS49325

CS49326

CS49329

CS49330

CS49330

CS49330

DVD音频

广播

广播

广播

AVR

AVR

AVR

汽车音频DSP

通用

后处理器

核心解码器的功能

MLP ，AC-3 ，AAC ，DTS的MPEG 5.1 ，MP3等

AAC格式， AC-3 ，MPEG立体声，MP3等

AAC ， MPEG立体声， MP3等

的AC -3，MPEG立体声，MP3等

的AC-3 ，COS， MPEG 5.1 ，MP3等

的AC- 3 ，DTS ，COS的MPEG 5.1 ，MP3等

的AC-3 ，AAC ，DTS的MPEG 5.1 ，MP3等

汽车音响代码

5.1 MPEG ，MPEG立体声， MP3 ， C.O.S.等

民进党

THX环绕EX ， THX Ultra2影院

特征是一个超集的CS4923 / 4/5 /6/7 /8/9的

- 8声道输出，包括双区输出功能

- 动态信道Remapability

- 支持高达192 kHz Fs的@ 24位的吞吐量

- 增加内存/ MIPS

- 增加延迟和缓冲功能的SRAM接口

- 双精度低音管理

- 加强通过固件系统功能

通过水晶器皿升级

TM

软件

授权计划

RESET

CMPDAT ，

SDATAN2

CMPCLK ，

SCLKN2

CMPREQ ，

LRCLKN2

SCLKN1,

STCCLK2

LRCLKN1

SDATAN1

CLKIN

CLKSEL

RD，

WR ，

SCDIO ，

DATA7 ：0，

R / W，

DS ，

SCDOUT ，

EMOE ， EMWR ，

PSEL ，

ABOOT ，

EMAD7 ：0，

A0,

A1,

GPIO7 ： 0

CS

GPIO11 GPIO10 GPIO9 SCCLK SCDIN

INTREQ

EXTMEM ，

GPIO8

DD

DC

压缩

数据输入

接口

并行或串行主机接口

成帧器

移

输入

卜FF器

调节器

24-Bit

DSP处理

内存

内存

程序数据

内存内存

只读存储器

只读存储器

程序数据

内存内存

STC

MCLK

SCLK

产量

格式化

LRCLK

AUDATA[2.0]

数字

音频

输入

接口

PLL

时钟管理器

FILT2 FILT1

RAM输入

卜FF器

内存

产量

卜FF器

XMT958/AUDATA3

VA AGND

DGND [3： 1]

VD [ 3：1]

基本产品信息

P.O.箱17847 ，奥斯汀，德克萨斯州78760

（ 512 ） 445 7222传真： （ 512 ） 445 7581

http://www.cirrus.com

本文档中包含的信息为新的产品。

Cirrus Logic公司保留修改本产品，恕不另行通知。

版权

Cirrus Logic公司， 2002年公司

（版权所有）

MAR '02

DS339PP4

1

CS49300 DSP系列

目录

1.特性和规范............................................. .................... 6

1.1绝对最大额定值.............................................. .......................................... 6

1.2推荐工作条件.............................................. ........................... 6

1.3数字直流特性.............................................. ........................................... 6

1.4电源特性.............................................. ....................................... 6

1.5开关特性 - 重置............................................. ........................... 7

1.6开关特性 - CLKIN ............................................. ............................... 7

1.7开关特性 - 英特尔

主机模式................................................ ........... 8

1.8开关特性 - 摩托罗拉

主机模式................................................ .. 10

1.9开关特性 - SP

I

控制端口................................................ .......... 12

1.10开关特性 - I

2

C

控制端口................................................ ....... 14

1.11开关特性 - 数字音频输入........................................... .......... 16

1.12开关特性 - CMPDAT ， CMPCLK ........................................... ....... 18

1.13开关特性 - 并行数据输入........................................... .......... 18

1.14开关特性 - 数字音频输出........................................... ........ 19

2.系列概述....................................................................................................... 21

2.1多声道解码器零件族的............................................ .......................... 21

3.典型连接图............................................. .............................. 24

3.1复用引脚........................................................................................................ 24

3.2终止要求............................................... ......................................... 25

3.3锁相环滤波器............................................. ............................................ 25

4.电源........................................................................................................................... 25

4.1解耦................................................................................................................ 25

4.2模拟功率调节.............................................. ......................................... 25

联系Cirrus Logic公司支持

对于直接打S的啤酒，D istributor和S的啤酒一个完整的COM上市 epresentative接触，请访问Cirrus Logic公司瓦特EB网站：

http://www.cirrus.com/corporate/contacts

杜比数字AC- 3 ，杜比定向逻辑，杜比定向逻辑II ，杜比环绕声，环绕EX ，虚拟杜比数字， MLP和“ AAC”标志的商标

和“杜比数字”的标志， “杜比数字与定向逻辑II ”的标志， “ Dolby”和双“D ”符号是杜比实验室的注册商标。

授权公司。 DTS ， DTS数字环绕声， DTS- ES扩展环绕声， DTS NEO： 6 ， DTS和虚拟5.1顷商标和“ DTS ”

“ DTS - ES” ，数字影院系统公司的“虚拟DTS 5.1 ”标识的注册商标。在“ MPEG标识”为注册商标

飞利浦电子公司THX家庭影院和THX注册卢卡斯电影公司环绕EX的商标是一个联合开发的技术

THX和杜比实验室公司的AAC （高级音频编码）是“MPEG - 2标准为基础的”数字音频压缩算法（可提供高达5.1

由AT&T ，弗劳恩霍夫研究所，杜比实验室和索尼合作开发此实现独立解码通道）

公司。在问候CS49300 DSP系列的MP3功能，能够（通过mp3_493xxx_vv.ld和mp3e_493xxx_vv.ld的下载

应用程序代码）的以下声明适用： “提供此产品传达个人，私人和非商业用途的许可。

由Fraunhofer IIS和Thomson多媒体MPEG Layer-3音频解码技术授权。 “ MLP经络无损压缩的

经络音响有限公司哈曼VMAX的注册商标是哈曼国际的注册商标。该LOGIC7标志和LOGIC7是

词典的注册商标。 SRS环绕圈，和SRS的TruSurround是SRS Labs ，Inc.的商标的HDCD标识， HDCD ，高

清晰度兼容数字和太平洋Microsonics无论是在美国注册的太平洋Microsonics ， Inc.的注册商标或商标。

和/或其它国家。从太平洋Microsonics牌照下提供HDCD技术，公司该产品的软件，则适用的一个或多个

以下在美国： 5479168 ; 5638074 ; 5640161 ; 5872531 ; 5808574 ; 5838274 ; 5854600 ; 5864311 ;和在澳大利亚：

669114 ;与其他专利正在申请中。 Intel是Intel Corporation的注册商标。摩托罗拉摩托罗拉，我公司的注册商标。

2

C是

飞利浦半导体公司的注册商标。购买我

2

C组分的Cirrus Logic公司，或者获得分许可的联营公司之一

传达了飞利浦的我根据许可

2

C专利使用这些组分在标准我

2

空调系统。在“ Cirrus Logic公司徽标”为注册

Cirrus Logic公司的商标。所有其他名称均为注册商标，注册商标或各自公司的服务标志。

初步产品信息描述了正在生产中的产品，但其全面的特征数据尚未公布。推进

产品信息描述了正在开发中，可能会发展变化的产品。 Cirrus Logic公司，公司取得了最大努力

确保本文档中包含的信息是准确和可靠。然而，信息如有变更，恕不另行通知，

“按原样” ，没有任何形式（明示或暗示）的担保提供。无责任承担的Cirrus Logic公司为使用这些信息，

也不对侵犯第三方专利或其他权利的。这份文件是Cirrus Logic ， Inc.的财产，并暗示在没有专利许可，

版权，商标或商业秘密。本出版物的任何部分进行拷贝，复制，储存于检索系统或传播，在任何

形式或通过任何手段（电子，机械，照相，或以其他方式），而Cirrus Logic公司的事先书面同意，公司产品从任何卷云

逻辑网站或磁盘可被印刷于由用户使用。然而，打印或电子文件的任何部分不得复制，转载，存储在

检索系统，或传输以任何形式或任何手段（电子，机械，照相，或以其他方式）未经事先书面同意

Cirrus Logic公司，公司的Cirrus Logic公司，公司或其他供应商和供应商出现在本文档中的商标或产品名称

这可能在某些司法管辖区注册其各自所有者的服务标志。在Cirrus Logic ， Inc.的商标和服务标记列表可以

可在http://www.cirrus.com找到。

2

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CS49300 DSP系列

4.3接地...................................................................................................................... 32

4.4垫......................................................................................................................... 32

5的时钟频率..................................................................................................................... 32

6.控制...................................................................................................................... 32

6.1串行通信............................................... ............................................... 33

6.1.1 SPI通信............................................. ......................................... 33

6.1.2 I

2

c数据传输................................................ ...................................... 35

6.1.3 INTREQ行为：一个特例......................................... ..................... 39

6.2并行主机通信.............................................. ..................................... 41

6.2.1英特尔Parallel主机通讯方式.......................................... ........... 43

6.2.2摩托罗拉并行主机通讯方式.......................................... .... 45

6.2.3程序并行主机模式通讯.................................... 46

7.外部存储器.............................................. .................................................. .... 48

7.1非分页内存............................................. .................................................. .. 49

7.2分页内存........................................................................................................ 49

8.启动过程& RESET ............................................ ......................................... 52

8.1主机引导.................................................................................................................. 52

8.1.1串行下载序列............................................ .............................. 52

8.1.2并行下载序列............................................ ........................... 55

8.2自动引导................................................................................................................... 56

8.2.1自动引导INTREQ行为............................................ ............................. 57

8.3降低自动引导时代使用GFABT码（快速自动引导） ......................... 59

使用GFABT代码时8.3.1设计注意事项...................................... 61

8.4内部启动............................................................................................................. 61

8.5应用程序启动失败消息............................................. ............................... 61

8.6重置CS493XX .............................................. .............................................. 61

8.7外部存储器的例子.............................................. ........................................ 63

8.7.1非分页自动引导存储器.......................................... ............................ 63

8.7.2 32千字节分页自动引导存储器.......................................... ................. 64

8.8 CDB49300 - MEMA.0 ............................................ .................................................. ... 65

9.硬件配置.............................................. ..................................... 67

10.DIGITAL输入&输出............................................ ............................................... 67

10.1的数字音频格式.............................................. ................................................ 67

10.1.1 I

2

S .............................................................................................................. 67

10.1.2左对齐............................................. .................................................. 67

10.1.3多通道.............................................. ................................................. 67

10.2数字音频输入接口............................................. .............................................. 68

10.3压缩后的数据输入端口............................................. ...................................... 69

10.4字节宽的数字音频数据输入........................................... .............................. 69

10.4.1并行化与并行控制.......................................... .............. 69

10.4.2并行传送串行控制.......................................... ................. 70

10.5数字音频输出端口............................................. ............................................ 70

10.5.1 IEC60958输出............................................. ........................................... 71

11.HARDWARE配置.............................................. ..................................... 72

11.1地址检查............................................... .................................................. .. 72

11.2输入数据的硬件配置............................................. ........................... 72

11.2.1输入配置注意事项............................................ ............. 75

11.3输出数据的硬件配置............................................. ......................... 76

11.3.1输出配置注意事项............................................ ............ 78

11.4创建硬件配置信息............................................. ............. 78

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CS49300 DSP系列

12.PIN说明....................................................................................................... 80

13.ORDERING INFORMATION............................................................................................ 85

14.PACKAGE尺寸.............................................. ................................................. 85

图列表

图1.复位时序..................................................................................................................... 7

图2. CLKIN与CLKSEL = VSS = PLL使能....................................... ................................... 7

图3.英特尔

并行主机模式读取周期............................................. .................................... 9

图4.英特尔

并行主模式写周期............................................. .................................... 9

图5.摩托罗拉

并行主机模式读取周期............................................. ........................... 11

图6.摩托罗拉

并行主模式写周期............................................. ........................... 11

图7. SPI控制端口时序..................................................................................................... 13

图8. I2C

控制端口时序............................................... .................................................. 15 ..

图9.数字音频输入数据， Master和Slave时钟时序..................................... ............ 17

图10.串行压缩数据定时........................................... ........................................... 18

（当没有在并行控制模式） ...................................图11.并行数据时序.......... 18

图12.数字音频输出数据，输入和输出时钟时序..................................... ........ 20

图13.我

2

C

控制..................................................................................................................... 26

图14.我

2

C

控制与外部存储器.............................................. ................................... 27

图15. SPI控制...................................................................................................................... 28

图16. SPI控制与外部存储器.......................................... ......................................... 29

图17.英特尔

并联控制方式............................................... ............................................. 30

图18.摩托罗拉

并联控制方式............................................... ...................................... 31

图19. SPI写流程图........................................... .................................................. ..... 33

图20. SPI读流程图........................................... .................................................. ..... 34

图21. SPI时序....................................................................................................................... 36

图22. I 2 C写流程图.......................................... .................................................. .... 37

图23. I 2 C读流程图.......................................... .................................................. .... 38

图24. I 2 C时序..................................................................................................................... 40

图24.英特尔模式，单字节写流程图...................................... ................................ 44

图25.英特尔模式，单字节读流程图...................................... ................................ 44

图26.摩托罗拉模式，单字节写流程图...................................... ......................... 45

图27.摩托罗拉模式，单字节读流程图...................................... ......................... 46

图28.典型的并行主机模式控制写序列流程图............................... 47

图29.典型的并行主模式控制阅读顺序流程图............................... 48

图30.外部存储器接口............................................ .................................................. 51

图31.外部存储器读取（16位地址） ...................................... ................................... 51

图32.外部存储器写（ 16位地址） ...................................... .................................... 51

图33.典型的串行引导和下载程序......................................... ........................ 53

图34.典型的并行引导和下载程序......................................... ..................... 54

图35.自动引导时序图............................................ .................................................. .. 56

图37.自动引导INTREQ行为............................................ ................................................ 57

图36.自动引导序列......................................................................................................... 58

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CS49300 DSP系列

图38.快速自动引导顺序使用GFABT代码......................................... ...................... 60

图39.执行复位..........................................................................................................62

图40.非分页内存.........................................................................................................64

图41.分页32千字节的外部存储器的示例内容（共256千字节） ....... 64

图42. CDB49300 - MEMA.0子卡的CDB4923 / 30 - REV- A.0 ............................. ... 66

图43.我

2

S格式........................................................................................................................68

图44.左对齐格式（上升沿有效SCLK） ..................................... ......................... 68

图45.多通道格式.........................................................................................................68

表格清单

表1. PLL滤波器元件值........................................... .................................................. 25

表2.主机模式.......................................................................................................................... 32

表3. SPI通信Signals................................................................................................. 33

表4.我

2

C通信信号.............................................. ............................................... 35

表5.并行输入/输出寄存器.......................................... .................................................. 42

表6.英特尔模式通信信号........................................... ........................................... 43

表7. Motorola模式通信信号........................................... ................................... 45

表8.内存接口引脚......................................................................................................... 49

表9.引导写邮件........................................................................................................... 52

表10.引导阅读Messages......................................................................................................... 52

表11.使用GFABT8.LD ， GFABT6.LD和GFABT4.LD减少自动引导时代

在CS493264 -CL版本摹DSP........................................................................................................ 59

例5.1 ， 6.1和7.1声道系统表12.内存要求........................... 63

表13.数字音频输入接口...................................................................................................... 68

表14.压缩的数据输入端口........................................... .................................................. 69

表15的数字音频输出Port.................................................................................................... 70

表16. MCLK / SCLK主模式比率......................................... ............................................. 71

表17.输出通道映射............................................ .................................................. ..... 71

表18.输入数据类型的配置

（输入参数A)............................................................................................................................ 73

表19输入数据格式配置

（输入参数B)............................................................................................................................ 73

表20.输入SCLK极性配置

（输入参数C） ........................................................................................................................... 75

表21.输入FIFO设置配置

（输入参数D） ........................................................................................................................... 75

表22.输出时钟配置

（参数A)..................................................................................................................................... 76

表23.输出数据格式配置

（参数B)..................................................................................................................................... 76

表24.输出MCLK配置

（参数C） .................................................................................................................................... 77

表25.输出SCLK配置

（参数D） .................................................................................................................................... 77

表26.输出SCLK极性配置

（参数E)..................................................................................................................................... 77

表27.示例值被发送到CS493XX下载或软件复位........................... 79后

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