CS2000-OTP

小数N分频时钟合成&时钟乘法器

特点

Δ-Σ分数N频率合成

- 生成一个低抖动6 - 75 MHz时钟

从8 - 75 MHz参考时钟

时钟倍频器/抖动降低

- 生成一个低抖动6 - 75 MHz时钟

从抖动或间歇50 Hz至

30 MHz的时钟源

高精度PLL倍频因子

- 最大误差小于1ppm的高

分辨率模式

一次性可编程

- 可配置的硬件控制引脚

- 可配置的辅助输出

参考时钟的灵活采购

- 外部振荡器或时钟源

- 支持廉价的本地晶振

最小的电路板所需的空间

- 无需外部模拟环路滤波器

组件

概述

该CS2000 -OTP是一种非常灵活的系统

计时装置，其利用一个可编程锁相

循环。的CS2000 -OTP是基于混合的模拟电源

数字锁相环结构包括一个独特的组合

Δ-Σ分数N频率和灰

合成器和数字锁相环。这种架构允许

两个频率合成/时钟生成从

稳定的参考时钟的低jit- ，以及代

相对于外部噪声的同步器时钟

时钟频率低至50赫兹。该CS2000-

OTP有这些设置一次许多配置选项

要在运行时之前。在运行时有三个硬件

可用于模式和功能配置引脚

选择。

该CS2000 -OTP可在一个10引脚MSOP封装

年龄在商业（ -10 ° C至+ 70 ° C）级。顾客

开发套件也可用于自定义设备

原型制作，小制作编程和设备

评价。请参阅

“订购信息”

第30页

完整的详细信息。

3.3 V

时序参考

频率参考

PLL输出

锁定指示

硬件控制

硬件CON组fi guration

辅

产量

8 MHz到75 MHz的

低抖动定时参考

小数N分频

频率合成器

6 75兆赫

PLL输出

输出输入

倍频

N

50赫兹到30兆赫

频率参考

数字PLL &分数

N个逻辑

输出输入

倍频

基本产品信息

http://www.cirrus.com

本文档中包含的信息为新的产品。

Cirrus Logic公司保留修改本产品，恕不另行通知。

版权

Cirrus Logic公司2008年公司

（版权所有）

JUN 08

DS758PP1

CS2000-OTP

目录

1.引脚说明................................................................................................................................. 4

2.典型连接图.....................................................................................................五

3.特性和规范............................................. ......................................... 6

推荐工作条件............................................... ..................................... 6

绝对最大额定值........................................................................................................ 6

DC电气特性............................................... ................................................. 6

AC电气特性............................................... ................................................. 7

4.架构概述............................................................................................................... 8

4.1 Δ-Σ分数N频率合成器......................................... .................................. 8

4.2模数混合锁相环.......................................... ............................................ 8

4.2.1小数N分频源选择为频率合成器...................................... .......... 9

5.应用................................................................................................................................... 10

5.1一次性可编程............................................................................................................ 10

5.2定时参考时钟输入........................................................................................................ 10

5.2.1内部定时参考时钟分频器.......................................... ..................................... 10

5.2.2晶体连接（ XTI和XTO ） ........................................ .............................................. 11

5.2.3外部参考时钟（ REF_CLK ） ......................................... ......................................... 11

5.3频率参考时钟输入， CLK_IN ........................................... ........................................ 11

5.3.1 CLK_IN跳跃模式......................................................................................................... 11

5.3.2调整最小环路带宽的CLK_IN ........................................ .................... 13

5.4输出到输入频率比配置........................................... .................................. 14

5.4.1用户定义的比例（路德） ，频率合成方式..................................... ............... 14

5.4.2用户定义的比例（路德） ，混合PLL模式..................................... .................................. 14

5.4.3手动比例调节器（ R- MOD） ....................................... .................................................. .... 15

5.4.4自动比例调节器（自动R- MOD） - 混合型PLL模式下................................. ........ 15

5.4.5有效率（ REFF ） .......................................................................................................... 16

5.4.6小数N分频信号源选择.......................................... .................................................. ... 16

5.4.6.1手动分数N源选择为频率合成器..................... 17

5.4.6.2自动小数N分频源选择为频率合成器................. 17

5.4.7比例配置摘要............................................ .................................................. 18

5.5 PLL时钟输出........................................................................................................................... 19

5.6辅助输出.............................................................................................................................. 19

5.7模式引脚功能................................................................................................................... 20

5.7.1 M1和M0模式引脚功能......................................... .............................................. 20

5.7.2 M2模式引脚功能........................................... .................................................. ....... 20

5.7.2.1 M2配置为输出禁止.......................................... .................................... 20

5.7.2.2 M2配置为R-国防部启用........................................ ...................................... 20

5.7.2.3 M2配置为自动小数N分频信号源选择禁用................................ 21

5.7.2.4 M2配置为auto R-国防部启用....................................... ............................... 21

5.7.2.5 M2配置为小数N分频信号源选择....................................... ................... 21

5.7.2.6 M2配置为AuxOutSrc覆盖.......................................... ........................... 21

5.8时钟输出稳定性考虑............................................. ............................................... 21

5.8.1输出开关................................................................................................................... 21

5.8.2 PLL解锁条件.......................................................................................................... 22

6.参数说明........................................................................................................... 23

6.1模态配置集............................................................................................................... 23

6.1.1 R-国防部选择（ RModSel [1 ：0]） ................................... .................................................. ...... 23

6.1.2辅助输出源选择（ AuxOutSrc [ 1 ： 0 ] ） ................................... .......................... 24

6.1.3自R-修改使能（ AutoRMod ） ....................................... .............................................. 24

6.1.4锁倍频（ LockClk [ 1 ： 0 ] ） .................................... .................................................. ...... 24

6.1.5小数N源的频率合成器（ FracNSrc ） ..................................... ............ 24

6.2比0 - 3 ...................................................................................................................................... 24

DS758PP1

2

CS2000-OTP

6.3全局配置参数.............................................. .................................................. ... 25

6.3.1时钟跳过启用（ ClkSkipEn ） ......................................... .................................................. 25 ..

6.3.2辅助PLL锁定输出配置（ AuxLockCfg ） ....................................... ....................... 25

6.3.3参考时钟输入分频器（ RefClkDiv [ 1 ： 0 ] ） ................................... ................................. 25

6.3.4启用PLL时钟上的开锁输出（ ClkOutUnl ） ..................................... ........................... 25

6.3.5低频比配置（ LFRatioCfg ） ....................................... ......................... 26

6.3.6 M2引脚配置（ M2Config [ 2 ： 0 ] ） .................................... ............................................... 26

6.3.7时钟输入带宽（ ClkIn_BW [ 2 ： 0 ] ） .................................... ............................................ 26

7.计算用户定义的比率........................................... ......................................... 27

7.1高分辨率12.20格式....................................................................................................... 27

7.2乘高20.12格式............................................. .................................................. .... 27

8.编程信息........................................................................................................ 28

9.包装尺寸.................................................................................................................... 29

热特性......................................................................................................... 29

10.订购信息..............................................................................................................三十

11.修订历史..........................................................................................................................三十

图列表

图1.典型的连接图........................................................................................................五

图2. Δ-Σ分数N频率合成器....................................... ................................ 8

图3.混合模拟数字PLL ............................................................................................................ 9

图4.分数N源选择概述......................................... ............................................ 9

图5.内部定时基准时钟分频器.......................................... ......................................... 10

晶振电路.........................................图6.外部组件要求..................... 11

图7.删除CLK_IN为> 223个SYSCLK周期........................................ ......................................... 12

图8. CLK_IN删除了< 223个SYSCLK周期，但> TCS ..................................... ............................ 12

图9.删除CLK_IN为< TCS ........................................................................................................ 13

图10.低带宽和新的时钟域......................................... ........................................... 13

图11.高带宽CLK_IN域再利用....................................... .................................... 14

图12.比功能摘要........................................................................................................... 18

图13. PLL时钟输出选项....................................................................................................... 19

图14.辅助输出选择........................................................................................................ 19

图15. M2映射选项................................................................................................................ 20

图16.参数配置集............................................ .................................................. .... 23

表格清单

表1.模态和全局配置........................................... .................................................. ..... 10

表2比修改.............................................................................................................................. 15

表3.自动比修改............................................................................................................. 15

表4.示例音频过采样时钟发生器从CLK_IN ........................................ .......... 16

表5.示例12.20 R值............................................................................................................ 27

表6.示例20.12 R值............................................................................................................ 27

DS758PP1

3

CS2000-OTP

1.引脚说明

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

1

2

3

4

5

10

9

8

7

6

M0

M1

M2

XTI / REF_CLK

XTO

引脚名称

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

XTO

XTI / REF_CLK

M2

M1

M0

#

1

2

3

4

5

6

7

8

9

引脚说明

数字电源

（输入） - 为数字和模拟部分电源正极。

地

（输入） - 接地参考。

PLL时钟输出

（输出） - PLL时钟输出。

辅助输出

（输出） - 该引脚输出的输入或输出时钟中的一个缓冲版本，

或状态信号，这取决于配置。

频率参考时钟输入

（输入） - 时钟输入数字PLL频率基准。

水晶连接（ XTI / XTO ） /定时参考时钟输入（ REF_CLK ）

（输入/输出） -

XTI / XTO是I / O引脚的外部晶体可被用来生成低抖动PLL输入

时钟。 REF_CLK是输入端，用于将外部产生的低抖动参考时钟。

模式选择

（输入） - M 2是一个可配置的模式选择引脚。

模式选择

（输入） - M 1是一个可配置的模式选择引脚。

10

模式选择

（输入） - M0为一个可配置的模式选择引脚。

4

DS758PP1

CS2000-OTP

2.典型连接图

0.1 F

1 F

+3.3 V

VD

M2

系统微控制器

M1

M0

CS2000-OTP

CLK_OUT

的电路需要

一个低抖动时钟

与其它电路或

微控制器

频率参考

CLK_IN

XTI / REF_CLK

XTO

GND

1

or

2

AUX_OUT

低抖动

时序参考

北卡罗来纳X

or

水晶

2

1

REF_CLK

XTO

XTI

XTO

40 pF的

40 pF的

图1.典型的连接图

DS758PP1

5

CS2000-OTP

小数N分频时钟合成&时钟乘法器

特点

Δ-Σ分数N频率合成

概述

该CS2000 -OTP是一种非常灵活的系统

计时装置，其利用一个可编程锁相

循环。的CS2000 -OTP是基于混合的模拟电源

数字锁相环结构包括一个独特的组合

Δ-Σ分数N频率和灰

合成器和数字锁相环。这种架构允许

两个频率合成/时钟生成从

稳定的参考时钟的低jit- ，以及代

相对于外部噪声的同步器时钟

时钟频率低至50赫兹。该CS2000-

OTP有这些设置一次许多配置选项

要在运行时之前。在运行时有三个硬件

可用于模式和功能配置引脚

选择。

该CS2000 -OTP可在一个10引脚MSOP封装

年龄在商业（ -10 ° C至+ 70 ° C）级。顾客

开发套件也可用于自定义设备

原型制作，小制作编程和设备

评价。请参阅

“订购信息”

第29页

完整的详细信息。

–

生成低抖动6 - 75 MHz时钟

从8 - 75 MHz参考时钟

生成低抖动6 - 75 MHz时钟

从紧张的50 Hz至30 MHz的时钟

来源

最大误差小于1ppm的高

分辨率模式

可配置的硬件控制引脚

可配置的辅助输出

外部振荡器或时钟源

支持廉价的本地晶振

无需外部模拟环路滤波器

组件

时钟倍频器/抖动降低

–

高精度PLL倍频因子

–

一次性可编程

–

–

–

–

–

参考时钟的灵活采购

最小的电路板所需的空间

3.3 V

时序参考

频率参考

PLL输出

锁定指示

硬件控制

硬件CON组fi guration

辅

产量

8 MHz到75 MHz的

低抖动定时参考

小数N分频

频率合成器

6 75兆赫

PLL输出

输出输入

倍频

N

50赫兹到30兆赫

频率参考

数字PLL &分数

N个逻辑

输出输入

倍频

http://www.cirrus.com

版权

Cirrus Logic公司， 2009年公司

（版权所有）

AUG 09

DS758F1

CS2000-OTP

目录

1.引脚说明................................................................................................................................. 4

2.典型连接图.....................................................................................................五

3.特性和规范............................................. ......................................... 6

推荐工作条件............................................... ..................................... 6

绝对最大额定值........................................................................................................ 6

DC电气特性............................................... ................................................. 6

AC电气特性............................................... ................................................. 7

PLL性能曲线............................................................................................................... 8

4.架构概述............................................................................................................... 9

4.1 Δ-Σ分数N频率合成器......................................... .................................. 9

4.2模数混合锁相环.......................................... ............................................ 9

4.2.1小数N分频源选择为频率合成器...................................... ........ 10

5.应用................................................................................................................................... 11

5.1一次性可编程............................................................................................................ 11

5.2定时参考时钟输入........................................................................................................ 11

5.2.1内部定时参考时钟分频器.......................................... ..................................... 11

5.2.2晶体连接（ XTI和XTO ） ........................................ .............................................. 12

5.2.3外部参考时钟（ REF_CLK ） ......................................... ......................................... 12

5.3频率参考时钟输入， CLK_IN ........................................... ........................................ 12

5.3.1调整最小环路带宽的CLK_IN ........................................ .................... 13

5.4输出到输入频率比配置........................................... .................................. 14

5.4.1用户定义的比例（路德） ，频率合成方式..................................... ............... 14

5.4.2用户定义的比例（路德） ，混合PLL模式..................................... .................................. 14

5.4.3比例调节器（ R- MOD） .......................................................................................................... 15

5.4.4有效率（ REFF ） .......................................................................................................... 15

5.4.5小数N分频信号源选择.......................................... .................................................. ... 15

5.4.5.1手动分数N源选择为频率合成器..................... 16

5.4.5.2自动小数N分频源选择为频率合成器................. 16

5.4.6比例配置摘要............................................ .................................................. 17

5.5 PLL时钟输出........................................................................................................................... 18

5.6辅助输出.............................................................................................................................. 18

5.7模式引脚功能................................................................................................................... 19

5.7.1 M1和M0模式引脚功能......................................... .............................................. 19

5.7.2 M2模式引脚功能........................................... .................................................. ....... 19

5.7.2.1 M2配置为输出禁止.......................................... .................................... 19

5.7.2.2 M2配置为R-国防部启用........................................ ...................................... 19

5.7.2.3 M2配置为自动小数N分频信号源选择禁用................................ 20

5.7.2.4 M2配置为小数N分频信号源选择....................................... ................... 20

5.7.2.5 M2配置为AuxOutSrc覆盖.......................................... ........................... 20

5.8时钟输出稳定性考虑............................................. ............................................... 20

5.8.1输出开关................................................................................................................... 20

5.8.2 PLL解锁条件.......................................................................................................... 21

5.9要求的加电排序的编程器件.......................................... ................. 21

6.参数说明........................................................................................................... 22

6.1模态配置集............................................................................................................... 22

6.1.1 R-国防部选择（ RModSel [1 ：0]） ................................... .................................................. ...... 22

6.1.2辅助输出源选择（ AuxOutSrc [ 1 ： 0 ] ） ................................... .......................... 23

6.1.3锁倍频（ LockClk [ 1 ： 0 ] ） .................................... .................................................. ...... 23

6.1.4小数N源的频率合成器（ FracNSrc ） ..................................... ............ 23

6.2比0 - 3 ...................................................................................................................................... 23

6.3全局配置参数.............................................. .................................................. ... 24

6.3.1辅助PLL锁定输出配置（ AuxLockCfg ） ....................................... ....................... 24

DS758F1

2

CS2000-OTP

6.3.2参考时钟输入分频器（ RefClkDiv [ 1 ： 0 ] ） ................................... ................................. 24

6.3.3启用PLL时钟上的开锁输出（ ClkOutUnl ） ..................................... ........................... 24

6.3.4低频比配置（ LFRatioCfg ） ....................................... ......................... 24

6.3.5 M2引脚配置（ M2Config [ 2 ： 0 ] ） .................................... ............................................... 25

6.3.6时钟输入带宽（ ClkIn_BW [ 2 ： 0 ] ） .................................... ............................................ 25

7.计算用户定义的比率........................................... ......................................... 26

7.1高分辨率12.20格式....................................................................................................... 26

7.2乘高20.12格式............................................. .................................................. .... 26

8.编程信息........................................................................................................ 27

9.包装尺寸.................................................................................................................... 28

热特性......................................................................................................... 28

10.订购信息.............................................................................................................. 29

11.修订历史..........................................................................................................................三十

图列表

图1.典型的连接图........................................................................................................五

图2. CLK_IN正弦抖动容限........................................... .................................................. 8

图3. CLK_IN正弦抖动传输........................................... .................................................. 8 ...

图4. CLK_IN随机抖动抑制和容忍......................................... ................................ 8

图5. Δ-Σ分数N频率合成器....................................... ................................ 9

图6.混合模拟数字PLL .......................................................................................................... 10

图7.分数N源选择概述......................................... .......................................... 10

图8.内部定时基准时钟分频器.......................................... ......................................... 11

图9. REF_CLK频率与一个固定CLK_OUT ......................................... ..................................... 12

晶振电路.........................................图10.外部元件需求................... 12

图11.低带宽和新的时钟域......................................... ........................................... 13

图12.高带宽CLK_IN域再利用....................................... .................................... 13

图13.比功能摘要........................................................................................................... 17

图14. PLL时钟输出选项....................................................................................................... 18

图15.辅助输出选择........................................................................................................ 18

图16. M2映射选项................................................................................................................ 19

图17.参数配置集............................................ .................................................. .... 22

表格清单

表1.模态和全局配置........................................... .................................................. ..... 11

表2比修改.............................................................................................................................. 15

表3例12.20 R值............................................................................................................ 26

表4.示例20.12 R值............................................................................................................ 26

DS758F1

3

CS2000-OTP

1.引脚说明

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

1

2

3

4

5

10

9

8

7

6

M0

M1

M2

XTI / REF_CLK

XTO

引脚名称

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

XTO

XTI / REF_CLK

M2

M1

M0

#

1

2

3

4

5

6

7

8

9

引脚说明

数字电源

（输入） - 为数字和模拟部分电源正极。

地

（输入） - 接地参考。

PLL时钟输出

（输出） - PLL时钟输出。

辅助输出

（输出） - 该引脚输出的输入或输出时钟中的一个缓冲版本，

或状态信号，这取决于配置。

频率参考时钟输入

（输入） - 时钟输入数字PLL频率基准。

水晶连接（ XTI / XTO ） /定时参考时钟输入（ REF_CLK ）

（输入/输出） -

XTI / XTO是I / O引脚的外部晶体可被用来生成低抖动PLL输入

时钟。 REF_CLK是输入端，用于将外部产生的低抖动参考时钟。

模式选择

（输入） - M 2是一个可配置的模式选择引脚。

模式选择

（输入） - M 1是一个可配置的模式选择引脚。

10

模式选择

（输入） - M0为一个可配置的模式选择引脚。

4

DS758F1

CS2000-OTP

2.典型连接图

0.1 F

1 F

+3.3 V

VD

M2

系统微控制器

M1

M0

CS2000-OTP

频率参考

CLK_IN

XTI / REF_CLK

XTO

CLK_OUT

的电路需要

一个低抖动时钟

与其它电路或

微控制器

1

or

2

AUX_OUT

GND

低抖动

时序参考

REF_CLK

1

北卡罗来纳X

XTO

or

水晶

XTI

2

XTO

40 pF的

40 pF的

图1.典型的连接图

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5