CS2000-CP

小数N分频时钟合成&时钟乘法器

特点

Δ-Σ分数N频率合成

概述

该CS2000 -CP是一种非常通用的系统

计时装置，它利用一个可编程的相位

锁定环。的CS2000 -CP是基于混合模拟

登录数字PLL架构包括一个独特的

Δ-Σ分数N频率组合

合成器和数字锁相环。这种架构允许

两个频率合成/时钟生成从

稳定的参考时钟一个低的，以及代

时钟相对于外部噪声的同步抖动

时钟。该设计也是独一无二的，因为它可以产生

低抖动时钟相对于嘈杂的外部的同步

化的时钟频率低至50赫兹。该

CS2000 -CP支持IC和SPI的完整的软件

控制权。

该CS2000 -CP可在一个10引脚MSOP封装

年龄在商业（ -10 ° C至+ 70 ° C）级。顾客

开发套件也可用于设备evalua-

化。请参阅

第36页的“订购信息”

为

完整的详细信息。

生成低抖动6 - 75 MHz时钟

从8 - 75 MHz参考时钟

时钟倍频器/抖动降低

- 生成一个低抖动6 - 75 MHz时钟

从抖动或间歇50 Hz至

30 MHz的时钟源

高精度PLL倍频因子

- 最大误差小于1ppm的高

分辨率模式

IC / SPI 控制端口

可配置的辅助输出

参考时钟的灵活采购

- 外部振荡器或时钟源

- 支持廉价的本地晶振

最小的电路板所需的空间

- 无需外部模拟环路滤波器

组件

–

3.3 V

时序参考

频率参考

PLL输出

锁定指示

IC / SPI

软件控制

I2C / SPI

辅

产量

8 MHz到75 MHz的

低抖动时序

参考

小数N分频

频率合成器

6 75兆赫

PLL输出

输出输入

倍频

N

50赫兹到30兆赫

频率

参考

数字PLL &分数

N个逻辑

输出输入

倍频

http://www.cirrus.com

版权

Cirrus Logic公司， 2009年公司

（版权所有）

AUG 09

DS761F1

CS2000-CP

目录

1.引脚说明.................................................................................................................................五

2.典型连接图..................................................................................................... 6

3.特性和规范............................................. ......................................... 7

推荐工作条件............................................... ..................................... 7

绝对最大额定值........................................................................................................ 7

DC电气特性............................................... ................................................. 7

AC电气特性............................................... ................................................. 8

PLL性能曲线............................................................................................................... 9

控制端口切换特征 - IC格式........................................... ...... 10

控制端口开关特性 - SPI格式........................................... .... 11

4.架构概述............................................................................................................. 12

4.1 Δ-Σ分数N频率合成器......................................... ................................ 12

4.2模数混合锁相环.......................................... .......................................... 12

4.2.1小数N分频源选择为频率合成器...................................... ........ 13

5.应用................................................................................................................................... 14

5.1定时参考时钟输入........................................................................................................ 14

5.1.1内部定时参考时钟分频器.......................................... ..................................... 14

5.1.2晶体连接（ XTI和XTO ） ........................................ .............................................. 15

5.1.3外部参考时钟（ REF_CLK ） ......................................... ......................................... 15

5.2频率参考时钟输入， CLK_IN ........................................... ........................................ 15

5.2.1 CLK_IN跳跃模式......................................................................................................... 15

5.2.2调整最小环路带宽的CLK_IN ........................................ .................... 17

5.3输出到输入频率比配置........................................... .................................. 19

5.3.1用户定义的比例（路德） ，频率合成方式..................................... ............... 19

5.3.2用户定义的比例（路德） ，混合PLL模式..................................... .................................. 19

5.3.3比例调节器（ R- MOD） .......................................................................................................... 20

5.3.4有效率（ REFF ） .......................................................................................................... 20

5.3.5小数N分频信号源选择.......................................... .................................................. ... 21

5.3.6比例配置摘要............................................ .................................................. 22

5.4 PLL时钟输出........................................................................................................................... 23

5.5辅助输出.............................................................................................................................. 23

5.6时钟输出稳定性考虑............................................. ............................................... 24

5.6.1输出开关................................................................................................................... 24

5.6.2 PLL解锁条件.......................................................................................................... 24

5.7要求的加电排序............................................. .................................................. ..... 24

6. SPI / IC控制端口................................................................................................................... 24

6.1 SPI控制..................................................................................................................................... 25

6.2 IC控制...................................................................................................................................... 25

6.3存储器地址指针............................................................................................................... 27

6.3.1地图自动递增.............................................................................................................. 27

7.注册快速参考........................................................................................................ 27

8.注册说明................................................................................................................ 28

8.1设备内径与修订（地址01H ） ............................................ ........................................... 28

8.1.1设备标识（设备[ 4 ： 0 ] ） - 只读.................................. ................................... 28

8.1.2设备版本（修订版[ 2 ： 0 ] ） - 只读.................................. ...................................... 28

8.2设备控制（地址02H ） ........................................................................................................ 28

8.2.1解锁指示灯（解锁） - 只读....................................... ........................................... 28

8.2.2辅助输出禁用（ AuxOutDis ） ......................................... .......................................... 28

8.2.3 PLL时钟输出禁止（ ClkOutDis ） ........................................ .......................................... 29

8.3设备配置1 （地址03H ） .......................................... ................................................. 29

8.3.1 R-国防部选择（ RModSel [ 2 ： 0 ] ） ................................... .................................................. ...... 29

8.3.2比选择（ RSEL [ 1 ： 0 ] ） ..................................... .................................................. ............. 29

2

DS761F1

CS2000-CP

8.3.3辅助输出源选择（ AuxOutSrc [ 1 ： 0 ] ） ................................... .......................... 29

8.3.4启用设备配置寄存器1 （ EnDevCfg1 ） ....................................... ................. 30

8.4设备配置2 （地址04H ） .......................................... ................................................. 30

8.4.1锁倍频（ LockClk [ 1 ： 0 ] ） .................................... .................................................. ...... 30

8.4.2小数N源的频率合成器（ FracNSrc ） ..................................... ............ 30

8.5全局配置（地址05H ） ........................................... .................................................. 30 ..

8.5.1设备配置冻结（冻结） ......................................... ....................................... 30

8.5.2启用设备配置寄存器2 （ EnDevCfg2 ） ....................................... ................ 31

8.6比0 - 3 （地址06H - 15H） ...................................................................................................... 31

8.7功能配置1 （地址16H） .......................................... .............................................. 31

8.7.1时钟跳过启用（ ClkSkipEn ） ......................................... .................................................. .. 31

8.7.2辅助PLL锁定输出配置（ AuxLockCfg ） ....................................... ....................... 32

8.7.3参考时钟输入分频器（ RefClkDiv [ 1 ： 0 ] ） ................................... ................................. 32

8.8功能配置2 （地址17H） .......................................... .............................................. 32

8.8.1启用PLL时钟上的开锁输出（ ClkOutUnl ） ..................................... ........................... 32

8.8.2低频比配置（ LFRatioCfg ） ....................................... ......................... 32

8.9功能配置3 （地址1EH ） .......................................... .............................................. 33

8.9.1时钟输入带宽（ ClkIn_BW [ 2 ： 0 ] ） .................................... ............................................ 33

9.计算用户定义的比率........................................... ......................................... 34

9.1高分辨率12.20格式....................................................................................................... 34

9.2乘高20.12格式............................................. .................................................. .... 34

10.包装尺寸.................................................................................................................. 35

热特性......................................................................................................... 35

11.订购信息.............................................................................................................. 36

12.参考文献： .................................................................................................................................... 36

13.修订历史.......................................................................................................................... 36

图列表

图1.典型的连接图........................................................................................................ 6

图2. CLK_IN正弦抖动容限........................................... .................................................. 9

图3. CLK_IN正弦抖动传输........................................... .................................................. 9 ...

图4. CLK_IN随机抖动抑制和容忍......................................... ................................ 9

图5.控制端口时序 - IC格式......................................... .................................................. ..... 10

图6.控制端口时序 - SPI格式（只写） ..................................... ..................................... 11

图7. Δ-Σ分数N频率合成器....................................... .............................. 12

图8.混合模拟数字PLL .......................................................................................................... 13

图9.小数N分频信号源选择概述......................................... .......................................... 13

图10.内部定时基准时钟分频器.......................................... ....................................... 14

图11. REF_CLK频率与一个固定CLK_OUT ......................................... ................................... 14

晶振电路.........................................图12.外部元件需求................... 15

图13.删除CLK_IN为> 2

23

SYSCLK周期................................................ ................................ 16

图14.删除CLK_IN为< 2

23

系统时钟周期，但>吨

CS ................................................. ................................. 16

图15. CLK_IN删除了<吨

CS .................................................................................................................................. 17

图16.低带宽和新的时钟域......................................... ........................................... 18

图17.高带宽CLK_IN域再利用....................................... .................................... 18

图18.比功能摘要........................................................................................................... 22

图19. PLL时钟输出选项....................................................................................................... 23

图20.辅助输出选择........................................................................................................ 23

图21.控制端口时序SPI模式......................................... .................................................. 25 ..

图22.控制端口时序， IC写......................................... .................................................. ....... 26

图23.控制端口时序， IC中止写入+读取...................................... ................................. 26

DS761F1

3

CS2000-CP

表格清单

表1比修改.............................................................................................................................. 20

表2.示例12.20 R值............................................................................................................ 34

表3例20.12 R值............................................................................................................ 34

4

DS761F1

CS2000-CP

1.引脚说明

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

1

2

3

4

5

10

9

8

7

6

SDA / CDIN

SCL / CCLK

AD0/CS

XTI / REF_CLK

XTO

引脚名称

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

XTO

XTI / REF_CLK

AD0/CS

SCL / CCLK

SDA / CDIN

#

1

2

3

4

5

6

7

8

9

引脚说明

数字电源

（输入） - 为数字和模拟部分电源正极。

地

（输入） - 接地参考。

PLL时钟输出

（输出） - PLL时钟输出。

辅助输出

（输出） - 该引脚输出的输入或输出时钟中的一个缓冲版本，

或状态信号，根据寄存器的配置。

频率参考时钟输入

（输入） - 时钟输入数字PLL频率基准。

水晶连接（ XTI / XTO ） /定时参考时钟输入（ REF_CLK ）

（输入/输出） -

XTI / XTO是I / O引脚的外部晶体可被用来生成低抖动PLL输入

时钟。 REF_CLK是输入端，用于将外部产生的低抖动参考时钟。

地址位0 （ IC ） /控制端口片选（ SPI ）

（输入） - AD0是IC芯片地址引脚

模式。 CS是在SPI模式下的片选信号。

控制端口时钟

（输入）

- SCL / CCLK是在IC和SPI串行控制端口的串行时钟

模式。

10

串行控制数据

（输入/输出） - SDA是IC模式下的数据I / O线。 CDIN是输入数据

线在SPI模式控制端口接口。

DS761F1

5

CS2000-CP

小数N分频时钟合成&时钟乘法器

特点

Δ-Σ分数N频率合成

- 生成一个低抖动6 - 75 MHz时钟

从8 - 75 MHz参考时钟

时钟倍频器/抖动降低

- 生成一个低抖动6 - 75 MHz时钟

从抖动或间歇50 Hz至

30 MHz的时钟源

高精度PLL倍频因子

- 最大误差小于1ppm的高

分辨率模式

IC

/ SPI 控制端口

可配置的辅助输出

参考时钟的灵活采购

- 外部振荡器或时钟源

- 支持廉价的本地晶振

最小的电路板所需的空间

- 无需外部模拟环路滤波器

组件

概述

该CS2000 -CP是一种非常通用的系统

计时装置，它利用一个可编程的相位

锁定环。的CS2000 -CP是基于混合模拟

登录数字PLL架构包括一个独特的

Δ-Σ分数N频率组合

合成器和数字锁相环。这种架构允许

两个频率合成/时钟生成从

稳定的参考时钟一个低的，以及代

时钟相对于外部噪声的同步抖动

时钟。该设计也是独一无二的，因为它可以产生

低抖动时钟相对于嘈杂的外部的同步

化的时钟频率低至50赫兹。该

CS2000 -CP支持IC和SPI的完整的软件

控制权。

该CS2000 -CP可在一个10引脚MSOP封装

年龄在商业（ -10 ° C至+ 70 ° C）级。顾客

开发套件也可用于设备evalua-

化。请参阅

35页的“订购信息”

为

完整的详细信息。

3.3 V

时序参考

频率参考

PLL输出

锁定指示

IC / SPI

软件控制

I2C / SPI

辅

产量

8 MHz到75 MHz的

低抖动时序

参考

小数N分频

频率合成器

6 75兆赫

PLL输出

输出输入

倍频

N

50赫兹到30兆赫

频率

参考

数字PLL &分数

N个逻辑

输出输入

倍频

基本产品信息

http://www.cirrus.com

本文档中包含的信息为新的产品。

Cirrus Logic公司保留修改本产品，恕不另行通知。

版权

Cirrus Logic公司2008年公司

（版权所有）

JUN 08

DS761PP1

CS2000-CP

目录

1.引脚说明.................................................................................................................................五

2.典型连接图..................................................................................................... 6

3.特性和规范............................................. ......................................... 7

推荐工作条件............................................... ..................................... 7

绝对最大额定值........................................................................................................ 7

DC电气特性............................................... ................................................. 7

AC电气特性............................................... ................................................. 8

控制端口切换特征 - IC格式........................................... ........ 9

控制端口开关特性 - SPI格式........................................... .... 10

4.架构概述............................................................................................................. 11

4.1 Δ-Σ分数N频率合成器......................................... ................................ 11

4.2模数混合锁相环.......................................... .......................................... 11

4.2.1小数N分频源选择为频率合成器...................................... ........ 12

5.应用................................................................................................................................... 13

5.1定时参考时钟输入........................................................................................................ 13

5.1.1内部定时参考时钟分频器.......................................... ..................................... 13

5.1.2晶体连接（ XTI和XTO ） ........................................ .............................................. 13

5.1.3外部参考时钟（ REF_CLK ） ......................................... ......................................... 14

5.2频率参考时钟输入， CLK_IN ........................................... ........................................ 14

5.2.1 CLK_IN频率检测器............................................ .................................................. ... 14

5.2.2 CLK_IN跳跃模式......................................................................................................... 14

5.2.3调整最小环路带宽的CLK_IN ........................................ .................... 16

5.3输出到输入频率比配置........................................... .................................. 17

5.3.1用户定义的比例（路德） ，频率合成方式..................................... ............... 17

5.3.2用户定义的比例（路德） ，混合PLL模式..................................... .................................. 17

5.3.3手动比例调节器（ R- MOD） ....................................... .................................................. .... 18

5.3.4自动比例调节器（自动R- MOD） - 混合型PLL模式下................................. ........ 18

5.3.5有效率（ REFF ） .......................................................................................................... 19

5.3.6小数N分频信号源选择.......................................... .................................................. ... 20

5.3.7比例配置摘要............................................ .................................................. 21

5.4 PLL时钟输出........................................................................................................................... 22

5.5辅助输出.............................................................................................................................. 22

5.6时钟输出稳定性考虑............................................. ............................................... 23

5.6.1输出开关................................................................................................................... 23

5.6.2 PLL解锁条件.......................................................................................................... 23

6. SPI / IC控制端口................................................................................................................... 24

6.1 SPI控制..................................................................................................................................... 24

6.2 IC控制...................................................................................................................................... 24

6.3存储器地址指针............................................................................................................... 26

6.3.1地图自动递增.............................................................................................................. 26

7.注册快速参考........................................................................................................ 26

8.注册说明................................................................................................................ 27

8.1设备内径与修订（地址01H ） ............................................ ........................................... 27

8.1.1设备标识（设备[ 4 ： 0 ] ） - 只读.................................. ................................... 27

8.1.2设备版本（修订版[ 2 ： 0 ] ） - 只读.................................. ...................................... 27

8.2设备控制（地址02H ） ........................................................................................................ 27

8.2.1解锁指示灯（解锁） - 只读....................................... ........................................... 27

8.2.2 PLL输入采样率指标（ FsDet [ 1 ： 0 ] ） - 只读............................... ................... 27

8.2.3辅助输出禁用（ AuxOutDis ） ......................................... .......................................... 28

8.2.4 PLL时钟输出禁止（ ClkOutDis ） ........................................ .......................................... 28

8.3设备配置1 （地址03H ） .......................................... ................................................. 28

8.3.1 R-国防部选择（ RModSel [ 2 ： 0 ] ） ................................... .................................................. ...... 28

2

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CS2000-CP

8.3.2比选择（ RSEL [ 1 ： 0 ] ） ..................................... .................................................. ............. 28

8.3.3辅助输出源选择（ AuxOutSrc [ 1 ： 0 ] ） ................................... .......................... 29

8.3.4启用设备配置寄存器1 （ EnDevCfg1 ） ....................................... ................. 29

8.4设备配置2 （地址04H ） .......................................... ................................................. 29

8.4.1自R-修改使能（ AutoRMod ） ....................................... .............................................. 29

8.4.2锁倍频（ LockClk [ 1 ： 0 ] ） .................................... .................................................. ...... 29

8.4.3小数N源的频率合成器（ FracNSrc ） ..................................... ............ 30

8.5全局配置（地址05H ） ........................................... .................................................. 30 ..

8.5.1设备配置冻结（冻结） ......................................... ....................................... 30

8.5.2启用设备配置寄存器2 （ EnDevCfg2 ） ....................................... ................ 30

8.6比0 - 3 （地址06H - 15H） ......................................................................................................三十

8.7功能配置1 （地址16H） .......................................... .............................................. 31

8.7.1时钟跳过启用（ ClkSkipEn ） ......................................... .................................................. .. 31

8.7.2辅助PLL锁定输出配置（ AuxLockCfg ） ....................................... ....................... 31

8.7.3参考时钟输入分频器（ RefClkDiv [ 1 ： 0 ] ） ................................... ................................. 31

8.8功能配置2 （地址17H） .......................................... .............................................. 32

8.8.1启用PLL时钟上的开锁输出（ ClkOutUnl ） ..................................... ........................... 32

8.8.2低频比配置（ LFRatioCfg ） ....................................... ......................... 32

8.9功能配置3 （地址1EH ） .......................................... .............................................. 32

8.9.1时钟输入带宽（ ClkIn_BW [ 2 ： 0 ] ） .................................... ............................................ 32

9.计算用户定义的比率........................................... ......................................... 33

9.1高分辨率12.20格式....................................................................................................... 33

9.2乘高20.12格式............................................. .................................................. .... 33

10.包装尺寸.................................................................................................................. 34

热特性......................................................................................................... 34

11.订购信息.............................................................................................................. 35

12.参考文献： .................................................................................................................................... 35

13.修订历史.......................................................................................................................... 35

图列表

图1.典型的连接图........................................................................................................ 6

图2.控制端口时序 - IC格式......................................... .................................................. 9 .......

图3.控制端口时序 - SPI格式（只写） ..................................... ..................................... 10

图4： Δ-Σ分数N频率合成器....................................... .............................. 11

图5.混合式模拟数字PLL .......................................................................................................... 12

图6.分数N源选择概述......................................... .......................................... 12

图7.内部定时基准时钟分频器.......................................... ......................................... 13

晶振电路.........................................图8.外部组件要求..................... 13

图9.删除CLK_IN为> 2

23

SYSCLK周期................................................ .................................. 15

图10.删除CLK_IN为< 2

23

系统时钟周期，但>吨

CS

................................................................. 15

图11. CLK_IN删除了<吨

CS

....................................................................................................... 15

图12.低带宽和新的时钟域......................................... ........................................... 16

图13.高带宽CLK_IN域再利用....................................... .................................... 16

图14.比功能摘要........................................................................................................... 21

图15. PLL时钟输出选项....................................................................................................... 22

图16.辅助输出选择........................................................................................................ 22

图17.控制端口时序SPI模式......................................... .................................................. 24 ..

图18.控制端口时序， IC写......................................... .................................................. ....... 25

图19.控制端口时序， IC中止写入+读取...................................... ................................. 25

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3

CS2000-CP

表格清单

表1. PLL输入时钟范围指示器.......................................... .................................................. .... 14

表2比修改.............................................................................................................................. 18

表3.自动比修改............................................................................................................. 18

表4.示例音频过采样时钟发生器从CLK_IN ........................................ .......... 19

表5.示例12.20 R值............................................................................................................ 33

表6.示例20.12 R值............................................................................................................ 33

4

DS761PP1

CS2000-CP

1.引脚说明

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

1

2

3

4

5

10

9

8

7

6

SDA / CDIN

SCL / CCLK

AD0/CS

XTI / REF_CLK

XTO

引脚名称

VD

GND

CLK_OUT

AUX_OUT

CLK_IN

XTO

XTI / REF_CLK

AD0/CS

SCL / CCLK

SDA / CDIN

#

1

2

3

4

5

6

7

8

9

引脚说明

数字电源

（输入） - 为数字和模拟部分电源正极。

地

（输入） - 接地参考。

PLL时钟输出

（输出） - PLL时钟输出。

辅助输出

（输出） - 该引脚输出的输入或输出时钟中的一个缓冲版本，

或状态信号，根据寄存器的配置。

频率参考时钟输入

（输入） - 时钟输入数字PLL频率基准。

水晶连接（ XTI / XTO ） /定时参考时钟输入（ REF_CLK ）

（输入/输出） -

XTI / XTO是I / O引脚的外部晶体可被用来生成低抖动PLL输入

时钟。 REF_CLK是输入端，用于将外部产生的低抖动参考时钟。

地址位0 （ IC ） /控制端口片选（ SPI ）

（输入） - AD0是IC芯片地址引脚

模式。 CS是在SPI模式下的片选信号。

控制端口时钟

（输入）

- SCL / CCLK是在IC和SPI串行控制端口的串行时钟

模式。

10

串行控制数据

（输入/输出） - SDA是IC模式下的数据I / O线。 CDIN是输入数据

线在SPI模式控制端口接口。

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