CoreU1LL乌托邦1级链路层接口
产品概述
IDE和行业标准的合成及
仿真工具
RTL版
- VHDL源代码
- 核心综合和仿真脚本
爱特不发达国家
测试平台
（ VHDL ）
十分
支持业界标准仿真工具
预期用途
乌托邦标准1级接口的任何ATM
的PHY层设备
主要特点
标准的8位， 25 MHz的乌托邦1级链路层
（主）接口符合ATM论坛
UTOPIA规格，等级1版本2.01 （ AF- phy-
0017.000)
独立的TX和RX时钟和接口引脚
支持单元级别握手的53-或54字节
ATM细胞自动添加UDF2的分/插
场的ATM信头中的53个字节的模式
16位（ 54字节）的用户界面可使用
直接或螺栓达人的Actel的ATM信元
缓冲块： ATMBUFx
设计工具支持
模拟： VITAL兼容VHDL和OVI-
标准的Verilog仿真器
合成：的LeonardoSpectrum
TM
，的Synplify
，设计
编译器
， FPGA编译器
TM
和FPGA快递
TM
目录
概述................................................ ...
设备要求................................................ 。
UTOPIA接口................................................ .......
用户界面................................................ .............
订购信息................................................
更改列表............................................... ............
数据分类................................................ 。
1
2
2
3
6
7
7
家庭支持
聚变
ProASIC3/E
的ProASIC
加
的Axcelerator
核心可交付
网表版本
- 编译RTL仿真模型完全
支持Actel的自由人
集成
设计环境（ IDE ）
- 结构VHDL和Verilog网表（有
没有I / O焊盘）兼容与Actel的Libero
概述
CoreU1LL是乌托邦1级链路层（主）
直接连接到任何ATM PHY-接口的核心
层（从）设备和用户逻辑（或可选的ATM信元
缓冲器块） ，以提供PHY-之间的界面
层设备和非标准链路层设备或
用户逻辑（图
1).
RX
乌托邦
LEVEL 1
PHY层
设备
CoreATMBUF3
TX
CoreU1LL
CoreATMBUF3
用户
逻辑
其他
设备
图1 -
框图
2005年12月
2005 Actel公司
v 4 .0
1
CoreU1LL乌托邦1级链路层接口
设备要求
CoreU1LL可以在任何的ProASIC实施
PLUS
或的Axcelerator系列器件。
表1
表示的数量
要求每个技术的核心逻辑单元。
表1 -
设备利用率和性能
细胞或瓷砖
家庭
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
顺序
51
51
51
53
组合
66
66
79
64
利用总量
设备
AFS060
A3P060
APA075
AX125
百分比
7.8%
7.8%
4.2%
6.0%
性能
>25兆赫
>25兆赫
>25兆赫
>25兆赫
UTOPIA接口
CoreU1LL实现了一个标准的8位的点至点
能支持的小室长度的PHY层接口
53或54个字节。如果cell_size位为低时，一个53字节的信元是
转移和UDF2字节插在入口到，
并滴在从，用户接口出口;
否则， 54个字节传送。乌托邦
接口信号汇总于
表2中。
表2
UTOPIA接口信号
信号
u1_tx_clk
u1_tx_clav
u1_tx_en
u1_tx_soc
u1_tx_data
u1_rx_clk
u1_rx_clav
u1_rx_en
u1_rx_soc
u1_rx_data
类型描述
In
In
OUT
OUT
OUT
In
In
OUT
In
In
TX接口时钟
活跃的高细胞可用的缓冲空间
低电平有效的数据传输启用
高电平有效指示启动细胞的
的8位数据出
RX接口时钟
活跃的高细胞可用的缓冲空间
低电平有效的数据传输启用
高电平有效指示启动细胞的
8位进入数据
发送53字节（或54个字节），不监管
在细胞转移u1_tx_clav 。
u1_tx_clk
u1_tx_clav
u1_tx_en
u1_tx_soc
u1_tx_data
图2 -
细胞TX开始
H1 H2
如果用户界面显示，有没有更多的细胞
当前单元格传输过程中发送，或者如果投票
表示的PHY层装置没有准备好接收
另一个单元格中， CoreU1LL取消选择物理
通过的最后一个字后拉高u1_tx_en接口
转移（图
3).
u1_tx_clk
u1_tx_clav
u1_tx_en
u1_tx_soc
TX接口（出口）
传送单元上的UTOPIA第1级的处理
TX接口开始r_avail 。用户逻辑断言r_avail
高时，它具有可用于发送的小区。该
CoreU1LL等待，直到所述PHY -层设备指示
它已准备好通过断言U1 - tx_clav高接收单元。
要开始TX接口上发送的细胞中， CoreU1LL
断言u1_tx_en低（图
2).
同时CoreU1LL
断言u1_tx_soc和u1_tx_data （图
2).
核心
u1_tx_data
P51 P52 P53 P54
XX
图3 -
TX传输完成
如果用户接口具有另一小区发送到PHY-
层设备，并且如果当前小区中的轮询
表示的PHY层装置可以接受另一个
2
v4.0
CoreU1LL乌托邦1级链路层接口
细胞中， CoreU1LL PHY层设备发送回电池，用于─
背面（图
4第3页） 。
U1_tx_clk
U1_tx_clav
U1_tx_en
U1_tx_soc
U1_tx_data
P51 P52 P53 P54
H1
H2
H3
H4
H5
H6
如果用户界面持续期间断言w_avail
最后两个字节的当前信元传送的，以及一个或
更完整的ATM信元准备好要传送
（ u1_rx_clav高） ，在CoreU1LL接受背到背
细胞，如图
图7 。
U1_rx_clk
U1_rx_clav
U1_rx_en
U1_rx_soc
U1_rx_data
P51 P52 P53 P54
H1
H2
H3
H4
H5
图4 -
TX返回到返回转移
RX接口（入口）
在Rx接口操作以类似的方式与Tx
界面。在PHY层的设备表明它具有细胞
准备好断言u1_rx_clav高转移。然后，将
用户界面是准备接受一个小区（ w_avail高） 。该
CoreU1LL将启动接收接口上的传输通过
主张u1_rx_en低（图
5).
u1_rx_clk
u1_rx_clav
u1_rx_en
u1_rx_soc
u1_rx_data
图5 -
RX启动细胞移植
H1 H2
图7 -
RX返回到返回转移
用户界面
用户界面可以直接连接到Actel的
CoreATMBUF3细胞缓冲区，知识产权的核心
提供缓冲最多为三个， 54个字节的ATM信
细胞在每个方向上（图
1第1页） 。
另外，
设计者可连接他/她自己的信元缓存器或用户
逻辑功能直接向用户界面。信号
与用户接口相关联的汇总于
表3中。
表3
用户接口信号
信号
RESET
XLATE
w_avail
w_phy_act
W_ENABLE
W_ADR
w_data
R_avail
r_buf_en
R_ADR
类型描述
In
In
In
OUT
OUT
OUT
OUT
In
OUT
OUT
In
高电平有效 - 复位所有寄存器
53- / 54字节的单元尺寸控制
高电平有效 - 用户可以接收
活跃的高物理选择
高电平有效使能数据
5位字计数
16位的数据总线
高电平有效 - 用户可以发送
高电平有效的读使能
5位字计数
16位的数据总线
然后在PHY -层设备断言u1_rx_soc高，
指示该小区转移的第一个字是活动的
上车。一旦转移已经开始，所有53或54个字节
小区的传输而不会中断。
如果当前的数据传输过程中的轮询指示有
没有更多的小区可用，或者如果CoreU1LL是无法
以接受来自PHY层的设备的另一小区，则
CoreU1LL通过拉高取消选择物理接口
u1_rx_en接收到当前小区的最后一个字节之后，
如图
图6 。
u1_rx_clk
u1_rx_clav
u1_rx_en
u1_rx_soc
u1_rx_data
P51 P52 P53 P54
XX
R_DATA
复位时被置为高电平，在CoreU1LL所有寄存器
将被清除。只要他们保持这种状态复位
为有效。
如果的xlate输入为低时， CoreU1LL传输数据到/
从PHY -层设备为53字节的ATM信元。上
进入接收（Rx ） ，该CoreU1LL将复制的第五个字节
ATM信头，并将其插入在第六字节（ UDF2 ）
为了创建该用户一个标准的54字节ATM信元
图6 -
RX终止转让
v4.0
3
CoreU1LL乌托邦1级链路层接口
"write"接口。相反地， CoreU1LL接受
在用户"read"接口标准的54字节的单元和
转移到出口中滴第六字节器（Tx ）
界面。如果XLATE高，没有翻译进行; 54-
字节细胞转移的所有接口。
用户界面被划分成的写入器（Rx）和读取器（Tx ）
接口。的控制信号和数据的写入
接口与所述u1_rx_clk相关，而控制
信号和数据的读出的接口相关联
与u1_tx_clk 。
每个接口从用户逻辑由受控
w_avail和r_avail信号。
当信元缓存器或用户逻辑准备接收或
发送任一界面上的细胞时，用户必须断言
x_avail高。反过来，这将导致CoreU1LL断言
u1_x_en以提供u1_x_clav所述PHY -层设备
有效（高） 。
（ u1_rx_clav高）和用户逻辑可以接受
另一个单元格（ w_avail仍然很高） ，该w_phy_act信号
保持有效（高） ，以及CoreU1LL块接受
备份到后端单元从PHY -层设备。该
CoreU1LL将等待的PHY层断言u1_rx_soc
然后开始在每个有效断言w_enable
数据字和递增w_adr （图
8).
阅读界面（出口）
当r_avail被置为高电平，在用户界面和
该u1_tx_en信号为低电平由CoreU1LL的
CoreU1LL开始在用户界面上接收的数据。
一旦细胞转移已经开始， CoreU1LL转27
数据的话，无论r_avail的状态。该
CoreU1LL断言r_buf_en高，希望接受数据
在上u1_tx_clk的下一个上升沿的r_data输入
如图
图9 4页。
写接口
每当CoreU1LL断言u1_rx_en低，则
w_phy_act信号被置位为高以指示该
入用户接口处于活动状态。该w_enable信号
保持低直到链路层开始转移的细胞。
由于CoreU1LL从8位数据转换
UTOPIA接口以在用户接口的16位数据，
w_enable被认定为一个时钟周期，而一个数据
字是有效的。 W_adr递增上下一rising-
缘u1_rx_clk ，然后w_enable被撤消对
一个时钟周期中（除插入UDF2期间
字节，如图
图8）。
W_adr增量从00到
1B十六进制（ 27字） 。
u1_tx_cl
u1_tx_cla
u1_tx_en
u1_tx_soc
u1_tx_data
r_buf_en
R_ADR
R_DATA
00
XX
01
H1H2
02
H3H4
03
H5H6
04
P1P2
XX
H1
H2
H3
H4
H5
P1
P2
图9 -
阅读界面细胞转移
u1_rx_clk
u1_rx_clav
u1_rx_en
u1_rx_soc
u1_rx_data
w_phy_act
W_ENABLE
W_ADR
w_data
XX
XX
H1 H2
H3 H4
H5
P1
P2
P3
该CoreU1LL提供r_adr的字计数（ 00 1B
十六进制）和增量每当核心接收数据时
在r_data引脚。由于CoreU1LL从16转换
在的UTOPIA用户接口为8位数据位的数据
接口， r_buf_en被认定为一个时钟周期。数据
接纳u1_tx_clk的下一个上升沿，并
该r_adr递增。
然后r_buf_en被撤消时为一个时钟周期中，除了
第三个数据字后，当XLATE低（ 53字节
模式） ，或者当需要一背到背读操作
为了得到在时间上的第一个有效负载字节。
00
H1H2
XX
01
02
XX
03
P1P2
H3H4 H5H5
图8 -
写接口细胞转移
一旦一个完整的54字节的单元已经被写入到
用户界面（ w_adr = 1B十六进制和w_enable高）
w_adr将重置为00进制，而w_enable会
拉高。如果任u1_rx_clav或w_avail被拉高
（低） ，那么CoreU1LL取消选择的PHY层设备
和w_phy_act回报低（无效）。另一方面，
如果在PHY层的设备已准备发送另一个小区
重复该循环，直到达到r_adr 1B进制和
最后两个字节的ATM信元被发送。这一点
r_adr被重置为00进制。如果r_avail表示另一
细胞是立即可用，并u1_tx_clav遗体
高， CoreU1LL将立即开始发送
下一个单元格（图
10第5页） 。
否则r_buf_en
保持为低电平，直到CoreU1LL开始发送
另一个单元格。
4
v4.0
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