CoreSDLC
产品概述
预期用途
ISDN-D信道
X.25网络
帧中继网络
自定义的串行接口
–
–
–
网表版本
–
结构Verilog和VHDL网表（具有与
没有I / O焊盘）兼容Actel的
设计软件布局和布线工具
编译RTL仿真
支持Actel公司的Libero IDE
模型
十分
RTL版
Verilog和VHDL核心源代码
核心综合脚本
主要特点
基于Intel 80C152全局串行通道
工作在SDLC模式
单双字节地址识别
地址过滤使能组播和广播
地址
16位（CRC -16）和32位（CRC- 32），帧校验
顺序
NRZ和NRZI数据编码
自动位填充/剥皮
3字节深的内部接收和发送FIFO
全双工或半双工操作
可变波特率
外部或内部发送和接收时钟
可选的前导码生成
可编程帧间空间
原始发送和接收测试模式
所有主要的Actel器件系列支持
测试平台（ Verilog和VHDL ）
综合和仿真支持
综合： Synplicity公司
新思
（编译器设计
/ FPGA编译
TM
/ FPGA快递
TM
） ，示例
TM
模拟： OVI -标准的Verilog仿真器和
至关重要的兼容VHDL仿真器
核心验证
综合的VHDL和Verilog测试平台
用户可以修改测试平台使用现有格式
添加自定义测试
目录
概述................................................ 1 ...
CoreSDLC设备要求................................ 3
CoreSDLC验证................................................ 3
I / O信号说明............................................. 3 ..
SDLC协议概述............................................ 4
数据编码................................................ ............ 7
位填充................................................ ................. 7
特殊功能寄存器......................................... 8
操作模式............................................... 15
变送器的概述.................. 16
接收器的一般说明....................... 17
订购信息.............................................. 20
更改列表............................................... .......... 21
数据目录............................................... 21
家庭支持
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
SX -A
RTSX -S
核心可交付
评估版
–
编译RTL仿真模型完全
支持Actel公司的Libero
集成设计
环境（IDE）
2005年12月
2005 Actel公司
v 4 .0
1
CoreSDLC
概述
该CoreSDLC宏提供了一个高速同步
它利用串行通信控制器
同步数据链路控制（ SDLC ）协议。手术
控制器类似，在Intel使用
8XC152全局串行通道（ GSC ）设备工作
SDLC模式下的CPU控制。与通信
CPU是通过特殊功能寄存器来实现
（ SFR ）接口和三个中断源。这使得
轻松接口CoreSDLC任何CPU 。
CoreSDLC由三个主要的块，如图
图1：
1.接收逻辑 - 解码和位带来袭
数据流，检测到标志，检查CRC和移
数据转换成一个内部三字节深的接收FIFO。
接收逻辑也对该地址进行探测，
时钟恢复，以及帧时序。
2.发送逻辑 - 数据转移出一个内部的
三字节深的发送FIFO ，生成CRC ，
执行位填充，标志插入和编码
发送数据流的。发送逻辑
还进行帧顺序。
3. SFR逻辑 - 提供了一个简单的接口，可
外部处理器或控制器。
SFRDATAI [7 ：0]的
SFRDATAO [7 ：0]的
SFRADDR [6：0 ]
sfrw
sfrr
SFR
tv
re
rv
PTV
PRE
移位寄存器
CRC
检查
旗
发现
接受
位
剥
数据
解码器
RXD
FIFO
数据
地址
发现
接收帧
SEQUENCER
时钟
恢复
RXC
内部信号
数据
FIFO
发送帧
SEQUENCER
发送
台湾晶技
DEN
移位寄存器
CRC
发电机
位
STUF科幻NG
旗
插入
数据
编码器
TXD
PRV
图1 -
CoreSDLC框图
CoreSDLC设备要求
CoreSDLC在几个Actel的器件系列中得到落实。实施数据的摘要列于
表1中。
表1 -
CoreSDLC设备利用率和性能
细胞或瓷砖
家庭
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
顺序
408
408
384
400
组合
878
878
1337
537
总
1286
1286
1721
577
采用
设备
AFS600
A3PE600-2
APA150-STD
AX125-3
总
10%
10%
28%
47%
性能
100兆赫
100兆赫
65兆赫
140兆赫
注意：
在此表中的数据是用典型的合成和布局设置来实现的。
2
v4.0
CoreSDLC
SDLC帧
该SDLC帧由六个字段。
表3
示出了在SDLC帧的字段的顺序。
表3
SDLC帧
BOF
地址
控制
信息
CRC
EOF
BOF （开始帧）
该BOF标志，其指示帧的开始，
被定义为值01111110控制器的
硬件正确区分正常数据
由于一个过程BOF标志被称为
位填充，
这是
在描述
"Bit Stuffing"第7页。
位填充，
通过发送逻辑执行，是过程
插入一个'0'后，每5个连续的' 1'的值。该
接收器逻辑利用这个过程被称为
位剥离。
每
时间的5后跟一个“0” “1”值的序列是
接收时，控制器会自动删除这个' 0'
从输入比特流中。 BOF是两个可能的1
比特组合，它由五个以上
个连续的' 1'的值。转炉标志着一个开始
框架和还确保接收时钟同步。
然而，硬件地址只检查了工程
为16位的地址。还有一个特殊的地址
在SDLC定义了一个名为"broadcast地址， "组成
所有的“1”值。连接到网络的所有站
收到包含广播地址的帧。
CoreSDLC发送该地址字段的至少显著
位（ LSB ）第一。
控制
此字段用于对系统进行初始化和管理
的任务，比如数据确认，识别帧
序列号，和表示的末端
消息。 CoreSDLC不会对提供的任何功能
管理控制领域，因此用户的软件
负责插入和解释。
有三种类型的控制字段的，根据不同的
SDLC帧类型用于：
信息帧（表
4)
监管框架（表
5)
Nonsequenced （或无编号）框架（表
6)
地址
在标准的SDLC ，在该帧中的8比特字段，用于
以识别所述目标控制器的量，帧是
意。在CoreSDLC ，本场也可能是16位
长度延伸的寻址能力。地址
长度可以由用户的软件可以进一步扩展;
表4
控制字段 - 信息格式
位的位置
功能
7
6
接收序列
5
4
民调/决赛
3
2
发送序列
1
0
1
表5
控制字段 - 监事会格式
位的位置
功能
7
6
接收序列
5
4
民调/决赛
3
模式
2
1
0
0
1
表6
控制字段 - Nonsequenced格式
位的位置
功能
7
6
命令/响应
5
4
民调/决赛
3
2
1
0
0
1
命令/响应
信息帧的控制字段包含一个
3位的发送序列号（的数
当前帧）和一个三比特接收序列
号（下一帧的预计数）。该
相同的接收序列号也是部
在监督帧控制字段。在这两种情况下，它是
用于帧的确认。如果接收
站没有数据要发送时，它确认该接收到的
通过响应发送一个监控帧的帧。
然而，如果接收站要发送数据，则
响应可以是信息帧的一部分
（捎带） 。这样就可以在全双工操作
其中两个连续的数据流中被发送
两个方向上没有监管框架的插入。
多达七个信息的帧可以不被发送
确认。由于这种功能，连续
传输（连续ARQ）是可能的，这意味着
该CoreSDLC发射机不需要等待
确认。
在每个控制现场投票表决/最后一位被用于轮询
由一个主节点（轮询）和辅助节点
表示消息的结束（最后一次） 。
v4.0
5
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