CoreDES
产品概述
预期用途
当数据通过一个残障传播
介质（电线，无线等）
电子商务交易，其中专用
加密/解密硬件可以缓解
负载服务器
个人安全设备
银行交易，其中，金融安全是
强制性
核心可交付
评估版
–
编译RTL仿真模型完全
支持Actel的自由人
集成
设计环境（ IDE ）
结构Verilog和VHDL网表（具有与
没有I / O焊盘）兼容的爱特
设计布局和布线软件工具
编译RTL仿真模型
支持Actel的自由人IDE
Verilog或VHDL核心源代码
核心综合脚本
十分
网表版本
–
–
RTL版
–
–
主要特点
56位的加密密钥（与8的附加奇偶校验位）
奇偶校验逻辑的加密密钥
加密和解密可能与同
CORE
16个时钟周期操作加密或解密64
数据的比特
暂停/恢复
的功能
加密或解密的意志
符合FIPS PUB 46-3
每ECB （电子密码本）实施
FIPS PUB 81
示例源代码提供了CBC ， CFB和
OFB模式
提供数据安全中的安全Actel的FPGA
所有主要的Actel器件系列支持
to
CONTINUE
爱特-开发测试平台（ Verilog和VHDL ）
综合和仿真支持
合成：
Synplicity公司
,
新思科技
（设计
编译/ FPGA编译
/ FPGA快递
),
榜样
模拟： OVI -标准的Verilog仿真器和
至关重要的兼容VHDL仿真器
核心验证
爱特-开发仿真测试平台验证
对测试列入国家CoreDES
标准与技术研究院（ NIST ）
特别出版物800-17 ，
操作模式
验证系统（ MOVS ） ：要求和
程序
用户可以方便地修改测试平台使用现有的
格式来添加更多的测试列入NIST特别
出版800-17或自定义测试
家庭支持
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
RTAX -S
SX -A
RTSX -S
2005年12月
2005 Actel公司
v 4 .0
1
CoreDES
目录
概述................................................ 2 ....
CoreDES设备要求.................................. 4
CoreDES验证................................................ 4 ..
I / O信号说明............................................. 5 ..
CoreDES操作................................................ 5 ....
加密................................................. .................. 6
解密................................................. ................. 7
暂停/恢复............................................... .............. 8
清除/中止............................................... .................. 9
操作模式............................................... 9 ....
订购信息.............................................. 10
出口限制................................................ .... 10
更改列表............................................... .......... 11
数据目录............................................... 11
概述
该CoreDES宏实现数据加密
标准（DES ），其提供了一种保护数据的一种手段。
在DES算法中描述
联邦信息
处理标准（ FIPS ）出版（ PUB ） 46-3 。
该
算法的输入是64位的明文数据和64
一个加密密钥的位（仅在64位密钥的56是
在计算中使用的，作为至少显著位
密码密钥的每个字节被用来提供奇数奇偶校验
密钥字节）和之后16个循环，产生一个64位的
加密版本的原始明文数据作为输出。
在16个周期的算法或迭代，该
数据比特进行频带排列和加成
功能，其中包括密钥调度，通过计算
旋转和排列施加到原来的56位
加密密钥。
图1
示出了16次迭代的DES
算法，如在详细描述
FIPS PUB 46-3 。
L0
R0
左右
后半数据
初始置换
K1
关键附表1
+
f
关键
输入
初始
排列
L1 = R0
R1 = L0
f(R0,K1)
K2
左右
后半数据
第1轮
关键附表2
16轮
计算
+
初步反
排列
产量
L2 = R1
R2 = L1
f(R1,K2)
f
左右
数据减半
第2轮后
R16 = L15
f(R15,K16)
L16 = R15
左右
数据减半
16轮后
图1 -
DES算法
2
v4.0
CoreDES
CoreDES包括四个主要的块（在图示
图2）。
1.数据调度逻辑 - 计算中间
数据的值在每一轮的DES算法。
2.迭代状态机逻辑 - 跟踪
这轮DES算法是目前在
进展情况。
3.重点调度的逻辑 - 计算中间
钥匙在每一轮的DES算法。
4.奇偶校验逻辑 - 检查奇数校验
合规的56位密钥和问题
一个错误的信号，如果校验不正确。
DATA IN
数据
时间表
逻辑
迭代
状态
机
数据输出
密钥
关键
时间表
逻辑
奇偶
查
逻辑
奇偶校验错误
奇偶启用
图2 -
CoreDes框图
设计安全性
科幻gure 3
示出了一个典型的系统图。记
的加密密钥，这是"secret"键，可
由FPGA的逻辑单元，从而防止所述的
可能设计或数据窃取。 Actel以Flash为基础的
设备（的ProASIC
PLUS
）采用的FlashLock
TM
技术，
和Actel反熔丝为基础的设备（的Axcelerator ， SX -A ，
Actel的FPGA
RT54SX -S ）采用FuseLock
TM
技术，其中每一个
提供以保持加密密钥和其他地方的装置
逻辑安全。在CoreDES宏的输出
应连接到寄存器或FIFO中，因为它是唯一的
有效期为一个时钟周期，如图所示，在
sections"Encryption"
第6页
和
"Decryption"上
第7页，
分别。
本地设备
明文
（未加密）
数据
来源
寄存器或
FIFO
其他
逻辑
CoreDES
其他
逻辑
到其他逻辑或
全球分销，
例如，因特网等
加密
数据
产量
暗号
关键
图3 -
在典型系统CoreDES
v4.0
3
CoreDES
CoreDES设备要求
该CoreDES宏在几个Actel的器件系列中得到落实。执行摘要
数据列于
表1中。
表1 -
CoreDes设备利用率和性能
细胞或瓷砖
家庭
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
RTAX -S
SX -A
RTSX -S
注意：
顺序
148
148
142
141
141
141
141
组合
1123
1123
1328
601
601
628
628
总
1271
1271
1470
742
742
769
769
采用
设备
AFS600
A3PE600-2
APA075-STD
AX125-3
RTAX1000S-1
A54SX16A-3
RT54SX32S-2
总
10%
10%
48%
37%
4%
53%
27%
性能
80兆赫
80兆赫
50兆赫
125兆赫
74兆赫
100兆赫
55兆赫
吞吐量
320 MBps的
320 MBps的
200 Mbps的
500 Mbps的
296 Mbps的
400 MBps的
220 Mbps的
在这个表中的数据采用典型的合成和布局设置来实现的。
数据吞吐量是通过将数据（64位）的位宽度，通过循环的次数（16）除以计算，并且
由时钟速率（性能）相乘;结果中列出以Mbps （每秒百万比特） 。
CoreDES验证
综合仿真测试平台（包含
网表和RTL内核的版本）验证CoreDES
宏与几个在NIST特别列出的测试
出版800-17 ，
操作验证模式
系统（ MOVS ） ：要求和程序。
该
测试平台采用了一些测试的CoreDES宏，
包括：样本轮输出的测试，可变明文
测试中，可变密钥的测试，置换操作
测试和替换表测试。使用随机附送的
测试平台为指导，用户可以轻松自定义
验证芯的通过添加或移除任何的
在测试中上市
NIST特别出版物800-17
或
添加任何自定义的测试用例。
4
v4.0
CoreDES
I / O信号说明
为CoreDES宏的端口的信号中所定义
表2
并示于
图4中。
CoreDES有200个I / O
这被描述在信号
表2中。
所有的阵列端口
标记开头的号码1指数（最
显著位） ，登上最高的排列宽度
表2
CoreDES I / O信号说明
名字
n重设
CLK
EN
CLR
ED
PCHK
K[1:64]
D[1:64]
Q[1:64]
QVAL
PERR
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
产量
产量
产量
描述
低电平有效的异步复位
系统时钟：参考时钟为所有内部逻辑DES
使能信号：设置为“1”的正常连续运行，设置为' 0'暂停
同步清晰的信号：设置为“1”来清除逻辑，在任何时间
加密/解密： “1”加密， “0”解密
奇偶校验：设置为“1” ，使奇偶校验密钥的位
密钥： 64位（ 56位+ 8奇偶校验比特）的加密密钥输入总线
64位数据输入总线：数据
数据输出： 64位密文（用于加密操作，明文的解密操作）
Q适用： “1”表示有效的加密/解密的数据可以用Q
奇偶错误： '1'表示发生在K的加密密钥的输入比特的奇偶校验错误
端口（至少显著位，这恰好是64，用于所有
在此芯排列端口）。这一阵列端口标记为
以这种方式使用的命名法，以对应
在描述
联邦信息处理标准
出版46-3 （ FIPS PUB 46-3 ） 。
CoreDES操作
n重设
CLK
EN
CLR
ED
PCHK
K[1:64]
D[1:64]
图4 -
CoreDES I / O信号图
奇偶校验
CoreDES
Q[1:64]
QVAL
PERR
如果奇偶校验需要对加密密钥K [ 1:64 ]
输入， PCHK输入应保持逻辑“1”。该
奇偶校验逻辑将确定是否一
的逻辑“1”值的奇数出现在每个字节
的加密密钥。此功能可在任何被禁止
时间由PCHK输入设置为逻辑'0'。
需要注意的是，如果奇偶校验检查是通过设置禁用
PCHK输入为逻辑“0”，每个的至少显著位
密码密钥的字节（K [8] ，K [16] ，K [24] ，K [32] ，K [40] ，
K表[ 48 ] ，K [56]和K [ 64 ] ），每一个都可以静态地连接
为逻辑“1”或逻辑“0”的值，因为它们是
校验位，并将不被使用（图
5).
K[1:64]
32
8
16
24
40
48
56
64
PCHK
图5 -
关键的奇偶校验
奇偶校验
逻辑
PERR
v4.0
5
QQ：2881677436 复制
