CoreAES128
产品概述
预期用途
当数据通过一个残障传播
介质（电线，无线等）
电子商务交易专用哪里
加密/解密硬件可以缓解
负载服务器
个人安全设备
银行
交易
哪里
国家的最先进的
金融安全是必须的
–
编译RTL仿真
支持Actel公司的Libero IDE
模型
十分
RTL版
–
–
Verilog和VHDL核心源代码
核心综合脚本
爱特-开发测试平台（ Verilog和VHDL ）
综合和仿真支持
综合： Synplicity公司
新思
（编译器设计
/ FPGA编译
/ FPGA快递
） ，示例
模拟： OVI -标准的Verilog仿真器和
至关重要的兼容VHDL仿真器
主要特点
符合FIPS PUB 197
每ECB （电子密码本）实施
NIST SP 800-38A
示例源代码提供了CBC ， CFB ， OFB ，
和CTR模式
128位的密码密钥
加密和解密可能具有相同
CORE
44个时钟周期操作加密或解密
128比特的数据的
暂停/恢复
的功能
加密或解密的意志
提供冗余的安全
to
CONTINUE
核心验证
爱特-开发仿真测试平台验证
对可用的测试CoreAES128
国家标准技术研究所
（ NIST ）网站：
http://csrc.nist.gov/encryption/aes/rijndael/
用户可以方便地修改测试平台使用现有的
格式来添加自定义测试
目录
概述................................................ ... 2
CoreAES128设备要求............................ 4
CoreAES128验证............................................ 4
I / O信号说明............................................. 4 ..
CoreAES128初始化.......................................... 4
CoreAES128操作.............................................. 4
加密密钥扩展............................................... 6
加密................................................. ................. 7
解密................................................. ................. 8
暂停/恢复............................................... .............. 9
清除/中止............................................... ................ 10
操作模式............................................... 10
订购信息.............................................. 11
出口限制................................................ ... 11
更改列表............................................... .......... 12
数据目录............................................... 12
家庭支持
聚变
ProASIC3/E
的ProASIC
加
的Axcelerator
核心可交付
评估版
–
编译RTL仿真模型完全
支持Actel公司的Libero
集成设计
环境（IDE）
结构Verilog和VHDL网表（具有与
没有I / O焊盘）兼容的爱特
设计软件布局和布线工具
网表版本
–
2005年12月
2005 Actel公司
v 4 .0
1
CoreAES128
概述
该CoreAES128宏实现高级
加密标准（AES） ，它提供了一个装置
确保数据安全。 AES利用Rijndael算法，这
在详细地描述了
联邦信息
处理标准（ FIPS ）出版（ PUB ） 197
并
所示
图1 2页。
在AES （Rijndael算法）算法的输入是128位
明文数据和128位的密码密钥。经过几
回合运算时，它产生一个128位的加密
版本的原始明文数据作为输出。
1
中
该轮的算法，数据比特进行
以字节代换，数据移位操作，数据混合
操作和加法（ XOR）运算，用
扩展版本的128位密钥的。
数据输入
展开成关键
日程安排为每
一轮计算
密钥
添加
轮密钥
字节
换人
重复
9次
ROW
移
COLUMN
混
添加
轮密钥
字节
换人
ROW
移
添加
轮密钥
数据输出
图1 -
AES算法（ 128位加密密钥）
CoreAES128包括四个主要的块（图
2 ON
第3页） 。
1.数据调度逻辑 - 计算中间
数据值在每一轮的AES算法。
2.国家相关逻辑 - 保持一致性
数据和密钥调度逻辑之间。
3.重点调度的逻辑 - 控制中间密钥
安排在每一轮的AES算法。
4.重点扩展逻辑 - 扩展了原有的128位
密钥用于加密和解密操作中使用。
1.
FIPS PUB 197
允许对128 ， 192 ，和256位的密钥大小;然而，这种实现支持128加密密钥大小
位而已。
2
v4.0
CoreAES128
DATA IN
数据
时间表
逻辑
数据输出
状态
相关
数据有效
密钥
关键
扩张
逻辑
关键
时间表
逻辑
重点扩大
图2 -
CoreAES128框图
设计安全性
科幻gure 3
示出了一个典型的系统图。
需要注意的是加密密钥，这是
"secret"键，可以由FPGA逻辑单元，
防止设计和数据被盗的可能性。爱特
基于Flash （的ProASIC
PLUS
）设备使用的FlashLock
技术，和Actel反熔丝为基础（的Axcelerator ）
设备使用FuseLock 技术，其中每个固定
加密密钥和逻辑的其余部分。的输出
在CoreAES128宏应该被连接到寄存器
或FIFO的，因为它仅适用于一个时钟周期，如
通过示例中所示出的
"Encryption"第7页
和
"Decryption"第8页。
Actel的FPGA
本地设备
明文
（未加密）
数据
来源
其他
逻辑
寄存器或
FIFO
CoreAES128
其他
逻辑
到其他逻辑或
全球分销，
例如，因特网等
加密
数据
产量
暗号
关键
图3 -
典型CoreAES128系统
v4.0
3
CoreAES128
CoreAES128设备要求
该CoreAES128宏已经落实到了爱特的ProASIC3 / E ，的ProASIC
PLUS
和的Axcelerator系列器件。
实施数据的摘要列于
表1中。
表1 -
CoreAES128设备利用率和性能
细胞或瓷砖
家庭
聚变
ProASIC3/E
的ProASIC
PLUS
的Axcelerator
连续组合
529
529
316
425
4664
4664
5239
2687
总
5193
5193
5555
3112
RAM块
20
20
24
10
采用
设备
AFS600-2
A3PE600-2
APA450-STD
AX500-3
总
38%
38%
46%
39%
性能吞吐量
75兆赫
75兆赫
35兆赫
100兆赫
224 Mbps的
224 Mbps的
102 Mbps的
291 Mbps的
注意：
在这个表中的数据采用典型的合成和布局设置来实现的。
数据吞吐量通过取的位宽度计算
的数据（128位） ，通过循环的数目除以（44） ，
和乘以时钟速率（性能） ;该
结果列于Mbps的（每秒百万比特） 。
CoreAES128初始化
后复位状态，如图
图5页
5,
该CoreAES128宏执行自初始化
流程。这个初始化过程需要1024个时钟周期
来执行，在此之后READY信号变为有效
为逻辑“1” 。一旦准备就绪激活时， CoreAES128宏
正在准备加密密钥扩展，其次是加密或
解密操作。
CoreAES128验证
在全面核查的仿真测试平台
（附带网表版和RTL版核心）
验证CoreAES128宏对测试用例上市
在NIST网站AES ：
http://csrc.nist.gov/encryption/aes/rijndael/ 。
验证测试平台采用了一些测试的
CoreAES128宏，包括可变文本测试，变
关键的测试，测试表，和蒙特卡罗测试。使用
提供的用户测试平台为指导，用户可以很容易地
通过将自主芯的验证或
去除测试。
CoreAES128操作
上所示的左侧
图1 2页，
在AES
算法需要原始的扩展版本
用于在加密或解密数据的加密密钥。上
上电状态下，加密密钥和扩展
版的加密密钥的是不确定的。因此，他们
必须被设置在初始化过程后，所述的
在
第4页"CoreAES128 Initialization"部分
和
前加密或解密操作可以采取
的地方。下面的程序（设在
"Cipher
第6页的关键Expansion"部分）
写作和
扩大了的加密密钥，必须重复任何时间
新的128位加密密钥是必需的，如在复位后
或上电时的状态。注意：如果同样的密钥是
可用于所有加密和解密操作，对
以下为写作和扩大的过程
加密密钥仅需要执行一次。
I / O信号说明
为CoreAES128宏的端口的信号中所定义
表2
并示于
图4第5页。
所有信号
要么"Input" （仅输入）或"Output" （输出
只） 。
表2
CoreAES128 I / O信号说明
名字
n重设
CLK
EN
CLR
ED
TYPE
输入
输入
输入
输入
输入
描述
低电平有效的异步复位
系统时钟：参考时钟为所有内部逻辑
使能信号：设置为“1”为正常连续加密/解密操作，设置为' 0'暂停
同步清晰的信号：设置为“1”来清除逻辑，在任何时间
加密/解密： “1”加密， “0”解密
4
v4.0
CoreAES128
表2
CoreAES128 I / O信号说明（续）
名字
D[127:0]
K[31:0]
KSEL [1 ：0]的
KWR
KEXP
Q[127:0]
QVAL
准备
KRDY
TYPE
输入
输入
输入
输入
输入
产量
产量
产量
产量
描述
128位数据输入总线：数据
关键字： 32位密钥输入总线
关键的选择：选择位直接K表[ 31 ： 0 ]到4个32位字，包括内部128位密码1
关键
重点写：设置为“1”来写K表[ 31 ： 0 ]到4个32位字，包括内部的128位密钥1
密钥扩展：设置为'1 '以展开的128位内部键
数据输出： 128位密文（加密操作） /明文（解密操作）输出总线
Q适用： “1”表示有效的加密/解密的数据可以用Q [ 127 ：0]
准备： '1'表示CoreAES128已完成其初始化序列1024个时钟周期后的
NRESET的上升沿
密钥准备： “1”表示内部128位的加密密钥被扩展和宏准备
加密/解密
n重设
CLK
EN
CLR
ED
D[127:0]
K[31:0]
KSEL [1 ：0]的
KWR
KEXP
图4 -
CoreAES128 I / O信号图
CoreAES128
Q[127:0]
QVAL
准备
KRDY
周期
CLK
n重设
准备
1
2
3
...
1022 1023 1024
不关心
未定义
图5 -
CoreAES128初始化
v4.0
5
QQ：2881677436 复制
