2001年1月
CLC-DRCS7-PCASM
DRCS7评估板用户指南
CLC-DRCS7-PCASM
DRCS7评估板用户指南
0
0
概观
分集接收机芯片组（ DRCS ）是IF采样接收器
针对GSM / EDGE系统进行了优化。它提供了极致
通过一种新颖的所需的EDGE动态范围的AGC系
架构。该芯片组包括两个CLC5526数字可变
增益放大器（ DVGA工作），两个CLC5957模数转换
流器（ ADC）的，和一个CLC5902双数字调谐器/ AGC 。
该DRCS7评估板（ CLC- DRCS7 - PCASM ）支持
分集接收机芯片组（ DRCS ）的完整评估。
数字调谐器/ AGC的配置是由缔约方大会第八届会议控制
微控制器。几种有用的配置，可以直接
由COP8加载或可以创建专门配置
和装载有提供DRCS控制面板软件（ DRC-
scp.exe ） 。
A数据采集卡（ CLC- CAPT - PCASM ），并随附
软件（ capture.exe ）可用于与DRCS7评估显用
通报BULLETIN局。捕获板使得用户能够捕获和
转让从DRCS7评估板数据到PC上的文件。
MATLAB
被提供的脚本文件来协助数据分析。
图1显示了DRCS的功能框图。该
DVGA控制ADC的输入电平扩展动态
范围内。 ADC的子样本的输入，并将该数字化的IF到
该CLC5902 。该CLC5902与数字振荡器将IF ，
删除的DVGA增益的步骤，和过滤器的结果。最终输出
正交基带信号的串行和paral-设置
LEL格式。
CLC5957
CLC5526
IF输入
DVGA
F
S
+ 2F
S
+
…
过滤器除去
宽带DVGA
在采样噪声
输入时钟
间隔。 150MHz的
是默认的调整
频率。
在欠
过程看起来像
与混合倍数
的输入时钟。
需要评价项目
n
DRCS7局
(CLC-DRCS7-PCASM)
n
+ 5V / 1A电源
n
信号发生器
n
DRCS控制面板软件
n
PC运行Windows
95/98/NT
n
MATLAB
软件或其他数据
分析软件
n
一个PC串行端口
建议评价项目
n
数据采集卡
（ CLC- CAPT - PCASM ）
n
数据采集卡软件
n
第二个PC机的串口
参考文件
n
CLC5957数据表
n
CLC5526数据表
n
CLC5902数据表
n
数据采集卡用户指南
n
评估板互操作性
用户指南
CLC5902 （两声道）
‘Q’
AGC
赔偿金
通道
滤波器
复
产量
‘I’
AGC
赔偿金
通道
滤波器
正弦
余弦
军士
AGC
动力
探测器
集成&
控制表
图1
分集接收机芯片组单通道功能框图
版本2.01 2001年1月25日
2001美国国家半导体公司
目录：
部分
概述。 。 。 。 。 。 。 。 。 。
需要评价项目。 。 。 。 。 。
建议的评价项目。 。 。 。 。
参考文档。 。 。 。 。 。 。
目录： 。 。 。 。 。 。 。
关键概念。 。 。 。 。 。 。 。 。
术语的定义。 。 。 。 。 。
子采样。 。 。 。 。 。 。 。
处理增益。 。 。 。 。 。 。
概述。 。 。 。 。 。 。
DRCS7评估板的I / O 。 。 。 。
功率。 。 。 。 。 。 。 。 。 。
时钟输入。 。 。 。 。 。 。 。
中频信号输入。 。 。 。 。 。 。
CLC5902串行输出。 。 。 。 。
CLC5902并行输出。 。 。 。 。
CLC5902调试输出。 。 。 。 。
COP8 RS - 232串行接口。 。 。
DRCS7座接口。 。 。 。 。 。
DVGA到ADC接口（ LC噪声滤波器）
ADC来CLC5902接口。 。 。 。
时钟的DRCS 。 。 。 。 。 。
快速启动。 。 。 。 。 。 。 。 。 。
常见的问题。 。 。 。 。 。 。
DRCS控制面板软件。 。 。 。 。
频道页面。 。 。 。 。 。 。 。
AGC页。 。 。 。 。 。 。 。 。
输出页面。 。 。 。 。 。 。 。
过滤数据页。 。 。 。 。 。 。
串行通信。 。 。 。 。
控制面板软件的问题。 。
默认配置和SW2设置。 。
数据采集板设置。 。 。 。 。
深入操作。 。 。 。 。 。 。
DDC大信号非线性运动。 。
连接器引脚。 。 。 。 。 。 。 。
操作同一个13MHz的参考。 。 。
原理图。 。 。 。 。 。 。 。 。 。
参考设计。 。 。 。 。 。 。 。
PC板布局。 。 。 。 。 。 。 。
附录。 。 。 。 。 。 。 。 。 。
DVGA 。 。 。 。 。 。 。 。 。 。
ADC。 。 。 。 。 。 。 。 。 。
DDC 。 。 。 。 。 。 。 。 。 。
AGC 。 。 。 。 。 。 。 。 。 。
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页面
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1
1
1
1
2
2
2
2
3
3
4
4
4
4
4
5
5
5
5
5
7
7
9
10
14
14
14
15
15
15
15
15
16
16
18
20
20
20
20
28
32
32
32
32
34
基本
- 在一个FFT显示所需的输入信号
情节。
音
- 在FFT图中所示的信号。根本
通常会用在最大振幅的音
FFT图。
dBc的
- 分贝相对于载波（或基本）的水平。
dBFS的
- 分贝相对于ADC或DRCS满量程输出
的水平。
Pinput
- 在FFT中发现的最大的信号幅度。
测定dBFS的，因为它是相对于满刻度输出
把价值。该DRCS和ADC的FFT程序包括VARI-
ABLES适当指定的满量程值。
SFDR
- 无杂散动态范围。区别
基波振幅和下一个最大的间
上的信号的FFT （不包括直流） 。包括所有的失真
条款。通常以dBc 。
综合本底噪声
- 在FFT箱的总和
不含直流，基波和前50次谐波
集成电路。测量dBFS的。被排除的信息
用平均噪声本底电平代替。
SNR
- 信噪比。在FFT箱的总和
不含直流，基波和前50次谐波
集成电路。通常以dBc 。加回下面的分贝数
满量程（ Pinput ）取得dBFS的本底噪声和信噪比。
ENOB
- 比特的有效数量。 （本底噪声 - 1.76 ） /
6.02 。每个位代表6.02分贝在模拟域。
这是兴趣，因为一个完美的12位ADC会亲
韦迪一个74分贝本底噪声。真正的ADC性能达不到
这个理想和有效位数的是真正的perfor-的量度
曼斯。
SINAD
- 信号 - 噪声+失真。的总和
FFT箱不包括只DC的根本。这
度量近似于两个信噪比的平方根总和
一个N D S F ，D R 。佛 E X A M P嘞，如果SN R = 5 2 。 6 3 D C A N D B
SFDR = 57.4dBc那么SINAD约为52.6dBc占主导
由SNR经过NAT 。
THD
- 所有谐波能量相对于全总和
的规模。任何非谐波杂散将被排除在外。
子采样
局部取样的方法可以被认为是混合
将输入信号与采样频率和其har-
monics 。这意味着许多信号可被向下混合
以DC和原来的频率已经不能阻止 -
开采。例如，如果采样频率（F
S
）是
52MHz的再输入频率为6MHz ， 52-6 = 46 ， 52 + 6 = 58 ， 98 ， 110 ，
150 ， 162 ， ...将所有的缩混到6MHz的。中频SAW滤波器
器将只允许一个单一的频率，以通过所述采样
模数转换器所以原来的输入或载频是已知的。
子采样不能如果原始输入使用频
昆西必须在ADC输出来确定无
IF滤波器。这是因为，奈奎斯特准则被违反。
如果没有必要二次采样仍然证明是有用的
确定ADC输出端的载波频率。这是
真正的DRCS由于接收机仅需要恢复
2001美国国家半导体公司
关键概念
条款的德网络nition
满量程
- 最大数字输出电平。（+/- 2
11
or
+ 2047 / -2048 12位ADC ） 。满量程为
CLC5902可以为8 ，16，24或32位被置位。该DRCS7
板默认为24位的输出。此值通常与
回相应的模拟输入电压（ 2Vpp昼夜温差
髓鞘的CLC5957 ） 。
版本2.01 2001年1月25日
2
所述载体，而不是在载体本身上的信息。
奈奎斯特不违反所需的信息频带 -
宽度为200kHz的GSM / EDGE系统。
每个采样图像折回至< F
S
/2.
通道滤波器
输出噪声
98
150
162
46
110
58
6
该CLC5902移除
别名形象
通常会出现
这里。的噪音也
删除。
ADC噪声
F
S
/2
F
S
F
S
/2
信息
带宽
F
S
52
2F
S
104
3F
S
156
频率
兆赫
科幻gure 3
处理增益
I /会出现Q相位反转
为虚线。
图2
子采样
该CLC5902过滤器提供了亲的增加3dB
cessing增益，因为他们删除别名形象，
近F噪声
S
。处理增益公式，然后变成：
BW
OUT
PG
= 10
×
登录------------------
-
F
S
200kHz
PG
= 10
×
登录------------------
-
52MHz
PG
= – 24.1
dB
式。 2
处理增益
ADC噪声性能通常受到热
噪声。当指定了一个ADC被噪声带宽是
通常被定义为奈奎斯特带宽。这导致
-65dB相对于集成noisefloor测量
满量程（ dBFS的）在一个26MHz的带宽用于CLC5957
在52MSPS 。当CLC5957输出由滤波
CLC5902窄得多的带宽是在提供
输出。这种过滤过程提供的噪声处理
增益（PG ），为的带宽减小的函数。为
在DRCS7评估板的采样率（F
S
）是
52MSPS和输出带宽默认为大致
为200kHz （ ± 100kHz时），使处理增益应为：
BW
OUT
-
PG
= 10
×
登录------------------
F
S
2
200kHz
PG
= 10
×
登录------------------
-
26MHz
PG
= – 21.1
dB
式。 1
在200kHz的带宽ADC的输出噪声（在过滤器 -
随后荷兰国际集团的CLC5902 ）将成为：
-65dBFS + （ -24.1dB ） = -79.1dBFS
式。 3
概述
正如图4所示， DRCS7局接纳模拟IF
一对SMA连接器和处理这些输入
为基带数字波形。有多个模拟
组件之前调节信号以采样
有一对模数转换器。最重要的是在
DVGA ， AGC环路的增益控制元件。该
采样的信号被施加到CLC5902其中per-
形成最终的组合，基带，数字滤波波形
的形式，并抽取到一个较低的输出采样率。一
在CLC5902的自动增益控制（AGC）处理器
12
3
CLK
3
如图3 。
反
前
AIN1
DVGA
150MHz
ADC
输入SMA
连接器
AIN2
反
前
DVGA
150MHz
52MHz
振荡器
反
前
ADC
DDC / AGC
AOUT （串行）
布特（串行）
SCK
SFS
RDY
PAROUT
}
J1
数字基带
输出
12
时钟
COP8
μ控制器
J9
RS-232
串行I / O
图4
CLC- DRCS7 - PCASM框图
3
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2001美国国家半导体公司
指示的DVGA扩展的动态范围
模拟信号路径。
下限阈值。作为输入信号电平到ADC
降低ADC的SNR的劣化也将
减少。
信噪比的降低由于时钟抖动仅发生在
输入信号接近满量程。这个大的输入信号
通常掩盖任何可能发生的SNR恶化。这
不会是这种情况，如果一个以上的运营商是digi-
级分配。
中频信号输入
在AIN1和AIN2 SMA连接器接收中频信号了
至+ 20dBm的以下-100dBm 。总是有显启动
最终等于或低于0dBm的，复位DRCS7局，然后
如果需要增加信号。这允许AGC环路
适当控制DVGA ，因为它会在一个接收器。当
测量非常小的信号可以考虑使用一个外部
衰减器，除了信号的电平控制gen-
员。有些信号发生器并不在非常良好表现
低输出电平。为了获得最佳性能低抖动
低相位噪声信号源必须使用（即HP8644B
或R&S SME- 03 ） 。
CLC5902串行输出
在DRCS7董事会的默认设置是
3 &美元。 （' ？ ，
08;B02'( ,
和
)250$7 .
这些设置提供了一个
24位串行输出字，一个帧同步脉冲输出一次
每个I / Q对，以及用于信道A和B的输出
多路复用到单个输出引脚
$287
如示于图 -
URE 5 。
记
在AGC的操作是透明的
在自CLC5902的DRCS输出
包括电路进行数字补偿
在DVGA增益步。
该DRCS7局被配置为一个IF厂
为150MHz ，采样频率（F
CK
） 52MSPS ，和一个中
192.这个整体抽取产生一个输出样本
270.8KSPS的速率，适用于GSM / EDGE系
TEMS 。该CLC5902设有可编程的高度
相容性。关键参数s苏通道的M ixer F requ ency ，
抽取比，滤波器形状， AGC操作等等都可以
由用户配置的。
DRCS7评估板的I / O
动力
该DRCS7董事会需要+ 5V和地这是
通过J1供电。连接适配器（ CLC-
ADAPT1 - PCASM ）与队友J1和包括终端
阻塞的电源连接。数据采集卡还
包括用于电源连接的端子块，在本
馈通连接适配器。 A + 5V / 1A电源
供应充足的DRCS7局与数据
采集卡。端子块可包括-5V
位置（ VEE ），但它不是必需的DRCS 。
时钟输入
该DRCS7委员会包括一个52MHz的晶体振荡器
这样一个外部时钟源不需要的模块。如果
不同的采样率需要一个+ 16dBm的正弦波或
TTL电平的方波可以被施加到
＆安培; / 。
输入
SMA 。晶体振荡器模块应被删除
从它的插座时，外部时钟被使用。为了获得最佳的
高性能低抖动低相位噪声时钟必须是
提供（即HP8644B或R&S SME -03 ） 。
该CLC5957差分输入时钟转换为
TTL时钟适合驱动CLC5902
& 。
输入。
在高输入电平的CLC5957 ADC的SNR是有限的
由时钟抖动。在一个DRCS型接收器的影响
时钟抖动可以通过操作该自动增益控制以减小
5'<
6&.
6)6
$287
0
记
这是预期的数据格式
采集卡。
串行输出和控制信号可在
FUTUREBUS +连接器J1 。该连接器配合使用
数据采集板通过一个适配器。这些信号是
也为简单的连接头DSP上访问
一个DSP 。
在某些情况下，可能希望除去第二
SFS脉冲使通道A和B可以被识别。一
与门可以被放置在U12中，它允许由RDY
信号屏蔽第二SFS脉冲。图6提供了
此选项的详细时间信息。
96个时钟
23 ... 1
0
0
23 ... 1
最低位
最高位
LSB MSB
我陈一
Q陈一
0
23 ... 1
最高位
最低位
我陈B
23 ... 1
0
最高位
最低位
Q陈B
图5
DRCS7默认的串口格式
4
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版本2.01 2001年1月25日
军士
NCO的Cos一
COS
罪
NCO罪过
调音台AI
输入
MUX
I
Q
AGC
移
每个信道是相同的。对于每个信道的I & Q
路径是相同的。
调试水龙头总是对准到的最高位
20位调试端口输出。
F1在人工智能
CIC
&秤
收益
FIR
F1
F1输出AI
FIR
F1
图7
CLC5902调试端口接入水龙头
38.4ns
19.2ns
t
SFSV
6&.
t
SFSV
为了便于并行输出的测试SW1可以
用强制的状态
3287B6(/
和
3287B(1.
6)6
5'<
t
AND_DELAY
t
DSP_SETUP
记
所有DRCS7板SW1位置必须是
'OFF' ，如果数据采集板用于
并行数据捕获。
CLC5902调试输出
在某些情况下，可能希望看的信号间
最终的CLC5902 。该CLC5902调试端口绑定到
内部20位总线，可以挖掘到内部节点
在调试模式下的DSP串行如图7所示。当
端口引脚重新配置和串口已经不再
功能性。
6&.
是在用于时钟输出的调试数据
正确率。调试端口上的其他信息
在CLC5902数据表提供。
调试端口可以用来观察ADC输出
在处理之前由CLC5902 。这可以通过完成
选择所述混频器的输出抽头为I分量和设定
婷的NCO频率为零。这种设置是包含在
默认COP8选项。
COP8 RS - 232串行接口
该CLC5902可以设置为若干默认配置
由COP8微控制器。为了支持更灵活
在评价CLC5902还可能有完全recon-
通过RS - 232串行端口想通。该DRCS控制
在PC上运行的Panel软件发送命令到
缔约方大会第八届会议的串行端口。在缔约方大会第八届会议解释这些命令
并计划CLC5902寄存器需要。
6） 6 5'<
t
SFSV
+ t
AND_DELAY
+ t
DSP_SETUP
≤
19.2ns
& 。
= 52MHz的，
6&.
=
&./2
6&.B32/
=
5'<B32/
=
6)6B32/
= 0
t
SFSV
= 7ns的最大的CLC5902数据表
图6
CLC5902串行端口时序
记
跟踪引脚2至U12的4脚必须
切割时U12使用。
默认的串行输出配置兼容
TI的TMS320C54X串行输入。接口的
' C54X ，设置在连续模式下， DSP串行端口（ FSM
位设置为0 ）与框架忽略启用（图位设置为1 ） 。在
这种模式下， 24位的字可被理解为3组，每组8
位。的4个24位字的总输入流被读
如12个8位字购买重组由DSP 。
额外的串行端口模式在讨论
CLC5902数据表。
CLC5902并行输出
该CLC5902并行输出端口是可用的J1上。它是一个
16位的端口可以被映射到的地址空间
一个DSP 。每个输出组件（ AI ， AQ ， BI ， & BQ ）是
分配2个寄存器的16位。在8位或16位模式
只需要一个单一的寄存器，用于每个组件被读取。
要访问该数据的地方正确的地址上的三个
3287B6(/
线，使与输出
3287B(1.
该
5'<
信号可以被用作一个中断，以指示新
数据已准备就绪。完整的细节，在所提供的
CLC5902数据表。
2001美国国家半导体公司
DRCS7座接口
DVGA到ADC接口（ LC噪声滤波器）
而中频声表面波滤波器仅允许所需的信号，以
进行采样，所述DVGA引入宽带噪声的
ADC输入。在DVGA之间一个简单的噪声滤波器
ADC消除这种噪声。如果不能从噪音衰减
在DVGA出现在ADC采样图像frequen-
连锁商店会降低系统的性能。图8示出了
噪声滤波器的相对于采样的响应
图像。
版本2.01 2001年1月25日
5
CLC-DRCS7-PCASM
CLC- DRCS7 - PCASM DRCS7评估板用户指南
文献编号： SNOS945E
2001年1月
CLC-DRCS7-PCASM
DRCS7评估板用户指南
CLC-DRCS7-PCASM
DRCS7评估板用户指南
0
0
概观
分集接收机芯片组（ DRCS ）是IF采样接收器
针对GSM / EDGE系统进行了优化。它提供了极致
通过一种新颖的所需的EDGE动态范围的AGC系
架构。该芯片组包括两个CLC5526数字可变
增益放大器（ DVGA工作），两个CLC5957模数转换
流器（ ADC）的，和一个CLC5902双数字调谐器/ AGC 。
该DRCS7评估板（ CLC- DRCS7 - PCASM ）支持
分集接收机芯片组（ DRCS ）的完整评估。
数字调谐器/ AGC的配置是由缔约方大会第八届会议控制
微控制器。几种有用的配置，可以直接
由COP8加载或可以创建专门配置
和装载有提供DRCS控制面板软件（ DRC-
scp.exe ） 。
A数据采集卡（ CLC- CAPT - PCASM ），并随附
软件（ capture.exe ）可用于与DRCS7评估显用
通报BULLETIN局。捕获板使得用户能够捕获和
转让从DRCS7评估板数据到PC上的文件。
MATLAB
被提供的脚本文件来协助数据分析。
需要评价项目
n
DRCS7局
(CLC-DRCS7-PCASM)
n
+ 5V / 1A电源
n
信号发生器
n
DRCS控制面板软件
图1显示了DRCS的功能框图。该
DVGA控制ADC的输入电平扩展动态
范围内。 ADC的子样本的输入，并将该数字化的IF到
该CLC5902 。该CLC5902与数字振荡器将IF ，
删除的DVGA增益的步骤，和过滤器的结果。最终输出
正交基带信号的串行和paral-设置
LEL格式。
O
CLC5526
DVGA
bs
ol
CLC5957
F
S
+ 2F
S
+
…
过滤器除去
宽带DVGA
在采样噪声
输入时钟
间隔。 150MHz的
是默认的调整
频率。
在欠
过程看起来像
与混合倍数
的输入时钟。
正弦
et
用户指南
CLC5902 （两声道）
‘Q’
‘I’
余弦
e
分析软件
n
一个PC串行端口
AGC
赔偿金
AGC
赔偿金
n
PC运行Windows
95/98/NT
n
MATLAB
软件或其他数据
建议评价项目
n
数据采集卡
（ CLC- CAPT - PCASM ）
n
数据采集卡软件
n
第二个PC机的串口
参考文件
n
CLC5957数据表
n
CLC5526数据表
n
CLC5902数据表
n
数据采集卡用户指南
n
评估板互操作性
通道
滤波器
IF输入
复
产量
通道
滤波器
军士
AGC
动力
探测器
集成&
控制表
图1
分集接收机芯片组单通道功能框图
版本2.01 2001年1月25日
2001美国国家半导体公司
目录：
部分
概述。 。 。 。 。 。 。 。 。 。
需要评价项目。 。 。 。 。 。
建议的评价项目。 。 。 。 。
参考文档。 。 。 。 。 。 。
目录： 。 。 。 。 。 。 。
关键概念。 。 。 。 。 。 。 。 。
术语的定义。 。 。 。 。 。
子采样。 。 。 。 。 。 。 。
处理增益。 。 。 。 。 。 。
概述。 。 。 。 。 。 。
DRCS7评估板的I / O 。 。 。 。
功率。 。 。 。 。 。 。 。 。 。
时钟输入。 。 。 。 。 。 。 。
中频信号输入。 。 。 。 。 。 。
CLC5902串行输出。 。 。 。 。
CLC5902并行输出。 。 。 。 。
CLC5902调试输出。 。 。 。 。
COP8 RS - 232串行接口。 。 。
DRCS7座接口。 。 。 。 。 。
DVGA到ADC接口（ LC噪声滤波器）
ADC来CLC5902接口。 。 。 。
时钟的DRCS 。 。 。 。 。 。
快速启动。 。 。 。 。 。 。 。 。 。
常见的问题。 。 。 。 。 。 。
DRCS控制面板软件。 。 。 。 。
频道页面。 。 。 。 。 。 。 。
AGC页。 。 。 。 。 。 。 。 。
输出页面。 。 。 。 。 。 。 。
过滤数据页。 。 。 。 。 。 。
串行通信。 。 。 。 。
控制面板软件的问题。 。
默认配置和SW2设置。 。
数据采集板设置。 。 。 。 。
深入操作。 。 。 。 。 。 。
DDC大信号非线性运动。 。
连接器引脚。 。 。 。 。 。 。 。
操作同一个13MHz的参考。 。 。
原理图。 。 。 。 。 。 。 。 。 。
参考设计。 。 。 。 。 。 。 。
PC板布局。 。 。 。 。 。 。 。
附录。 。 。 。 。 。 。 。 。 。
DVGA 。 。 。 。 。 。 。 。 。 。
ADC。 。 。 。 。 。 。 。 。 。
DDC 。 。 。 。 。 。 。 。 。 。
AGC 。 。 。 。 。 。 。 。 。 。
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页面
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1
1
1
1
2
2
2
2
3
3
4
4
4
4
4
5
5
5
5
5
7
7
9
10
14
14
14
15
15
15
15
15
16
16
18
20
20
20
20
28
32
32
32
32
34
基本
- 在一个FFT显示所需的输入信号
情节。
音
- 在FFT图中所示的信号。根本
通常会用在最大振幅的音
FFT图。
dBc的
- 分贝相对于载波（或基本）的水平。
dBFS的
- 分贝相对于ADC或DRCS满量程输出
的水平。
Pinput
- 在FFT中发现的最大的信号幅度。
测定dBFS的，因为它是相对于满刻度输出
把价值。该DRCS和ADC的FFT程序包括VARI-
ABLES适当指定的满量程值。
SFDR
- 无杂散动态范围。区别
基波振幅和下一个最大的间
上的信号的FFT （不包括直流） 。包括所有的失真
条款。通常以dBc 。
O
关键概念
条款的德网络nition
满量程
- 最大数字输出电平。（+/- 2
11
or
+ 2047 / -2048 12位ADC ） 。满量程为
CLC5902可以为8 ，16，24或32位被置位。该DRCS7
板默认为24位的输出。此值通常与
回相应的模拟输入电压（ 2Vpp昼夜温差
髓鞘的CLC5957 ） 。
版本2.01 2001年1月25日
2
bs
ol
子采样
et
SNR
- 信噪比。在FFT箱的总和
不含直流，基波和前50次谐波
集成电路。通常以dBc 。加回下面的分贝数
满量程（ Pinput ）取得dBFS的本底噪声和信噪比。
ENOB
- 比特的有效数量。 （本底噪声 - 1.76 ） /
6.02 。每个位代表6.02分贝在模拟域。
这是兴趣，因为一个完美的12位ADC会亲
韦迪一个74分贝本底噪声。真正的ADC性能达不到
这个理想和有效位数的是真正的perfor-的量度
曼斯。
SINAD
- 信号 - 噪声+失真。的总和
FFT箱不包括只DC的根本。这
度量近似于两个信噪比的平方根总和
一个N D S F ，D R 。佛 E X A M P嘞，如果SN R = 5 2 。 6 3 D C A N D B
SFDR = 57.4dBc那么SINAD约为52.6dBc占主导
由SNR经过NAT 。
THD
- 所有谐波能量相对于全总和
的规模。任何非谐波杂散将被排除在外。
局部取样的方法可以被认为是混合
将输入信号与采样频率和其har-
monics 。这意味着许多信号可被向下混合
以DC和原来的频率已经不能阻止 -
开采。例如，如果采样频率（F
S
）是
52MHz的再输入频率为6MHz ， 52-6 = 46 ， 52 + 6 = 58 ， 98 ， 110 ，
150 ， 162 ， ...将所有的缩混到6MHz的。中频SAW滤波器
器将只允许一个单一的频率，以通过所述采样
模数转换器所以原来的输入或载频是已知的。
子采样不能如果原始输入使用频
昆西必须在ADC输出来确定无
IF滤波器。这是因为，奈奎斯特准则被违反。
如果没有必要二次采样仍然证明是有用的
确定ADC输出端的载波频率。这是
真正的DRCS由于接收机仅需要恢复
2001美国国家半导体公司
e
综合本底噪声
- 在FFT箱的总和
不含直流，基波和前50次谐波
集成电路。测量dBFS的。被排除的信息
用平均噪声本底电平代替。
所述载体，而不是在载体本身上的信息。
奈奎斯特不违反所需的信息频带 -
宽度为200kHz的GSM / EDGE系统。
每个采样图像折回至< F
S
/2.
通道滤波器
输出噪声
98
150
162
46
110
58
6
该CLC5902移除
别名形象
通常会出现
这里。的噪音也
删除。
ADC噪声
F
S
/2
F
S
F
S
/2
信息
带宽
F
S
52
2F
S
104
3F
S
156
频率
兆赫
科幻gure 3
处理增益
I /会出现Q相位反转
为虚线。
图2
子采样
该CLC5902过滤器提供了亲的增加3dB
cessing增益，因为他们删除别名形象，
近F噪声
S
。处理增益公式，然后变成：
BW
OUT
PG
= 10
×
登录------------------
-
F
S
处理增益
ADC噪声性能通常受到热
噪声。当指定了一个ADC被噪声带宽是
通常被定义为奈奎斯特带宽。这导致
-65dB相对于集成noisefloor测量
满量程（ dBFS的）在一个26MHz的带宽用于CLC5957
在52MSPS 。当CLC5957输出由滤波
CLC5902窄得多的带宽是在提供
输出。这种过滤过程提供的噪声处理
增益（PG ），为的带宽减小的函数。为
在DRCS7评估板的采样率（F
S
）是
52MSPS和输出带宽默认为大致
为200kHz （ ± 100kHz时），使处理增益应为：
BW
OUT
-
PG
= 10
×
登录------------------
F
S
2
et
概述
式。 1
e
200kHz
PG
= 10
×
登录------------------
-
52MHz
PG
= – 24.1
dB
式。 2
在200kHz的带宽ADC的输出噪声（在过滤器 -
随后荷兰国际集团的CLC5902 ）将成为：
-65dBFS + （ -24.1dB ） = -79.1dBFS
式。 3
O
反
前
如图3 。
bs
ol
200kHz
PG
= 10
×
登录------------------
-
26MHz
PG
= – 21.1
dB
DVGA
150MHz
ADC
12
3
CLK
3
正如图4所示， DRCS7局接纳模拟IF
一对SMA连接器和处理这些输入
为基带数字波形。有多个模拟
组件之前调节信号以采样
有一对模数转换器。最重要的是在
DVGA ， AGC环路的增益控制元件。该
采样的信号被施加到CLC5902其中per-
形成最终的组合，基带，数字滤波波形
的形式，并抽取到一个较低的输出采样率。一
在CLC5902的自动增益控制（AGC）处理器
AIN1
输入SMA
连接器
AIN2
反
前
DVGA
150MHz
52MHz
振荡器
反
前
ADC
DDC / AGC
AOUT （串行）
布特（串行）
SCK
SFS
RDY
PAROUT
}
J1
数字基带
输出
12
时钟
COP8
μ控制器
J9
RS-232
串行I / O
图4
CLC- DRCS7 - PCASM框图
3
版本2.01 2001年1月25日
2001美国国家半导体公司
指示的DVGA扩展的动态范围
模拟信号路径。
下限阈值。作为输入信号电平到ADC
降低ADC的SNR的劣化也将
减少。
信噪比的降低由于时钟抖动仅发生在
输入信号接近满量程。这个大的输入信号
通常掩盖任何可能发生的SNR恶化。这
不会是这种情况，如果一个以上的运营商是digi-
级分配。
中频信号输入
在AIN1和AIN2 SMA连接器接收中频信号了
至+ 20dBm的以下-100dBm 。总是有显启动
最终等于或低于0dBm的，复位DRCS7局，然后
如果需要增加信号。这允许AGC环路
适当控制DVGA ，因为它会在一个接收器。当
测量非常小的信号可以考虑使用一个外部
衰减器，除了信号的电平控制gen-
员。有些信号发生器并不在非常良好表现
低输出电平。为了获得最佳性能低抖动
低相位噪声信号源必须使用（即HP8644B
或R&S SME- 03 ） 。
CLC5902串行输出
记
在AGC的操作是透明的
在自CLC5902的DRCS输出
包括电路进行数字补偿
在DVGA增益步。
该DRCS7局被配置为一个IF厂
为150MHz ，采样频率（F
CK
） 52MSPS ，和一个中
192.这个整体抽取产生一个输出样本
270.8KSPS的速率，适用于GSM / EDGE系
TEMS 。该CLC5902设有可编程的高度
相容性。关键参数s苏通道的M ixer F requ ency ，
抽取比，滤波器形状， AGC操作等等都可以
由用户配置的。
DRCS7评估板的I / O
动力
该DRCS7董事会需要+ 5V和地这是
通过J1供电。连接适配器（ CLC-
ADAPT1 - PCASM ）与队友J1和包括终端
阻塞的电源连接。数据采集卡还
包括用于电源连接的端子块，在本
馈通连接适配器。 A + 5V / 1A电源
供应充足的DRCS7局与数据
采集卡。端子块可包括-5V
位置（ VEE ），但它不是必需的DRCS 。
时钟输入
bs
ol
96个时钟
0
23 ... 1
0
0
23 ... 1
最高位
LSB MSB
最低位
我陈一
Q陈一
4
该CLC5957差分输入时钟转换为
TTL时钟适合驱动CLC5902
& 。
输入。
在高输入电平的CLC5957 ADC的SNR是有限的
由时钟抖动。在一个DRCS型接收器的影响
时钟抖动可以通过操作该自动增益控制以减小
5'<
6&.
6)6
$287
O
该DRCS7委员会包括一个52MHz的晶体振荡器
这样一个外部时钟源不需要的模块。如果
不同的采样率需要一个+ 16dBm的正弦波或
TTL电平的方波可以被施加到
＆安培; / 。
输入
SMA 。晶体振荡器模块应被删除
从它的插座时，外部时钟被使用。为了获得最佳的
高性能低抖动低相位噪声时钟必须是
提供（即HP8644B或R&S SME -03 ） 。
图5
DRCS7默认的串口格式
2001美国国家半导体公司
版本2.01 2001年1月25日
et
记
0
23 ... 1
最高位
最低位
我陈B
在DRCS7董事会的默认设置是
3 &美元。 （' ？ ，
08;B02'( ,
和
)250$7 .
这些设置提供了一个
24位串行输出字，一个帧同步脉冲输出一次
每个I / Q对，以及用于信道A和B的输出
多路复用到单个输出引脚
$287
如示于图 -
URE 5 。
串行输出和控制信号可在
FUTUREBUS +连接器J1 。该连接器配合使用
数据采集板通过一个适配器。这些信号是
也为简单的连接头DSP上访问
一个DSP 。
在某些情况下，可能希望除去第二
SFS脉冲使通道A和B可以被识别。一
与门可以被放置在U12中，它允许由RDY
信号屏蔽第二SFS脉冲。图6提供了
此选项的详细时间信息。
e
这是预期的数据格式
采集卡。
23 ... 1
0
最高位
最低位
Q陈B
QQ：2881677436 复制
