CH7002D
CHRONTEL
初步
可扩展VGA到NTSC / PAL编码器
特点
用于PC到TV显示器完全集成的解决方案
的TrueScale
TM
渲染引擎支持欠
操作为640×480或800×600输入
先进的3线数字振动过滤
可编程算法的选择
我通过完全可编程
2
端口C或硬件
（引脚型）控制
为全VGA驱动程序软件广泛
同步和形象定位
自动检测电视存在
可编程电源管理功能3
掉电模式
同时支持NTSC和PAL （B ，D ，G ，H或I）电视
格式上同时具有复合和S-Video
三重8位ADC输入和三重8位DAC输出
片内基准电压生成和环路滤波器
在提供的44引脚PLCC封装
概述
Chrontel公司的CH7002 VGA到NTSC / PAL编码器是一个待机动
单独的集成电路，它提供一个个人计算机99兼容的
解决方案的电视输出。它可以接受直接RGB模拟输入
从VGA控制器，直接将它们转换成NTSC
或PAL电视制式，同时用复合材料和
S视频输出。
该电路集成了一个数字NTSC / PAL编码器与8位
位ADC和DAC接口，一个3线的垂直滤波器，并低
抖动锁相环打造卓越品质的视频。
通过Chrontel公司的的TrueScale
TM
渲染技术，
CH7002支持完全的垂直和水平的欠扫描
操作无论从640×480 800×600或输入任何
NTSC或PAL输出。
伴随着全面的可编程高水准的表现
使得CH7002理想的系统级PC或Web
浏览器的解决方案。所有的功能可由软件编程，
通过标准的余
2
端口C ，使完全集成的系统
解决方案通过使用电视作为主显示设备。
专利号5781241
SD
SC
ADDR
UP
下
右
LEF
RSET
PMODE
I
2
C寄存器& CONTROL
块
LINE
内存
RSET
R
R
Y
LINE渲染引擎
Y
ADC
G
G
颜色
空间
变流器
DAC
U
数字
NTSC / PAL
编码器
Y
U
-SCALING
-DEFLICKERING
- 扫描转换
ADC
B
B
DAC
CVBS
V
V
&过滤器
ADC
DAC
系统时钟
C
VREF
PLL
时序&同步信号发生器
OSC
CLKOUT
VREF1
VREF2
XCLK
H
V
XI
XO
图1 ：功能框图
201-0000-029 6.1版本， 99年8月2日
1
CHRONTEL
CH7002D
绿色
VREF1
VREF2
41
AGND
AGND
AGND
AGND
AVDD
6
5
4
3
2
1
44
43
42
AVDD
DVDD
UP
DGND
下
左
右
DVDD
CLKOUT
DGND
XI
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
40
39
38
37
36
AVDD
蓝
红
AGND
PMODE
AVDD
ADDR/FF0
V
H
DVDD
XCLK/SD3
DGND
SC/DM2
SD/DM1
CHRONTEL
CH7002
35
34
33
32
31
30
29
XO / FIN
NC
NC
GND
C
VDD
AGND
CVBS
Y
RSET
图2 ： 44引脚PLCC
2
RESET/DM0
201-0000-029 Rev6.1 ， 99年8月2日
CHRONTEL
表1.引脚说明
44-Pin
PLCC
2, 4, 6, 27,
39,42
CH7002D
TYPE
动力
符号
AGND
描述
模拟地
这些引脚为CH7002的模拟部分的接地参考，
并且必须被连接到系统接地，以防止闩锁效应。请参阅
该
应用信息
部分在适当的供应信息
脱钩。
VGA输入
这些引脚应终止与75欧姆的电阻和隔离
切换数字信号和视频输出管脚。参阅
应用
信息
一节详细的技术指导和替代连接
技术。
模拟电源电压
这些引脚提供5V电源CH7002的模拟部分。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
时钟输出
该引脚默认为14.31818 MHz的上电时，仍然活跃在各个
倍（包括断电） 。
数字电源电压
这些引脚提供5V电源CH7002的数字部分。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
数字地
这些引脚为CH7002的数字部分的接地参考，
并且必须被连接到系统接地，以防止闩锁效应。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
晶振输入
并联谐振14.31818兆赫（ ± 50 PPM ）的晶体应附
之间XI和XO / FIN 。然而，如果外部CMOS时钟被连接到
XO / FIN ，席应接地。
晶振输出或外部FREF
一14.31818兆赫（ ± 50 PPM ）的晶体可能XO / FIN和之间的连接
十一。外部CMOS兼容时钟可以连接的XO / FIN作为
替代方案。
DAC电源
这些引脚供电CH7002内部的DAC 。请参阅
该
应用
信息
部分在适当的电源去耦的信息。
参考电阻
A 324
电阻用短而宽的走线之间的连接
RSET和地面。没有任何其他的连接应使该引脚。
DAC地面
这些引脚为CH7002内部的DAC的参考地。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
亮度输出
A 75
终端电阻短走线应Y之间连接
和研磨，以获得最佳的性能。使用额外的滤镜在讨论
该
应用信息
部分。
复合输出
A 75
终端电阻，用短的走线，应在附
CVBS和接地，以获得最佳的性能。使用额外的滤镜是
在讨论
应用信息
部分。
1, 3, 5
In
B，G ，R
7, 37, 40,
44
动力
AVDD
15
OUT
CLKOUT
8, 14, 33
动力
DVDD
10, 16, 31
动力
DGND
17
In
XI
18
In
XO / FIN
25
动力
VDD
26
In
RSET
21
动力
GND
24
OUT
Y
23
OUT
CVBS
201-0000-029 6.1版本， 99年8月2日
3
CHRONTEL
表1.引脚说明
（续）
44-Pin
PLCC
22
CH7002D
符号
C
TYPE
OUT
描述
色度输出
A 75
终端电阻，短的痕迹，应该是C之间的连接
和研磨，以获得最佳的性能。使用额外的滤镜在讨论
该
应用信息
部分。
位置控制（从低到高的转变，内部上拉）
UP，DOWN ，LEFT和RIGHT ，使屏幕显示的位置是
移动增量，在各自的方向上，该引脚的每一个切换
到地面。内部施密特触发器最小化切换反弹问题。
这些引脚可以直接连接到电源或接地。
复位（低电平有效） /显示模式选择[ 0 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认） ， RESET（复位） * / DM0引脚变为
RESET * 。在这种模式下，当RESET *保持高电平（默认值），该芯片是在
操作状态，并且当RESET *被拉低时，整个芯片被复位和
初始化为其开机状态。
当PMODE引脚被拉低时，此引脚变为DM0 ，它结合
与DM1和DM2 ，提供了引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式中所描述
应用信息
和
注册
和编程
部分。
串行数据/显示模式选择[ 1 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为SD ，串行
在我的数据针
2
C接口端口。
当PMODE引脚被拉低时，此引脚变为DM1 ，它结合
与DM0和DM2 ，提供引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式下的编程部分所述。
串行时钟/显示模式选择[ 2 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为SC ，串行
在我的时钟引脚
2
C接口端口。
当PMODE引脚被拉低时，此引脚变为DM2 ，它结合
与DM0和DM1 ，提供引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式中所描述的
寄存器和编程
和
应用信息
部分。
外部时钟/采样延迟（第3位） （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为XCLK或
外部时钟，它接受一个外部象素时钟输入。
当PMODE引脚被拉低时，此引脚变为SD3和采样延迟，
对应于样本延时寄存器的位3的函数，它
提供以下选择：
SD3
样本选择延迟
1
20 ns的标称延时
0
0延迟（默认）
该引脚编程为“ MUX - ED”的样本延迟寄存器（ 3位） 。所有
相关的模式是在所述的
寄存器和编程
部分。
垂直同步输入
该引脚接受来自VGA卡输出的垂直同步。电容
装上此管脚应保持在最低限度。
水平同步输入
该引脚接受来自显卡的输出水平同步。该
容性负载上此管脚应保持在最低限度。参阅
应用信息
部分PC板布局的考虑。
9, 11, 12,
13
In
起来，
下来，
左，
右
RESET * / D
M0
28
In
29
IN / OUT
SD/DM1
30
In
SC/DM2
32
In
XCLK/SD3
35
In
V
34
In
H
4
201-0000-029 Rev6.1 ， 99年8月2日
CHRONTEL
表1.引脚说明
（续）
44-Pin
PLCC
36
CH7002D
符号
ADDR/FF0
TYPE
In
描述
I
2
C类地址选择/闪烁过滤器（位0 ） （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为ADDR或I
2
C
地址选择，其对应于位
1
和
0
在我的
2
I2C器件地址
（见
I
2
空调控制端口操作
一节），创建一个地址
选择如下：
ADDR我
2
C类地址选择
1
1110101 = 75H = 117
0
1110110 = 76H = 118
当PMODE引脚被拉低时，此引脚变为FF0或闪烁过滤器
选择，它的功能与位防闪烁功能寄存器0 ，
下列哪项之间进行选择：
FF0
闪烁过滤模式
0
0 ： 1 ： 0无过滤
1
1：2 ：1的中等过滤（默认）
该引脚编程为“ MUX - ED”与闪烁滤波寄存器（位0 ） 。所有
相关的模式下所描述的
寄存器和编程
部分。
38
In
PMODE
编程模式（内部上拉）
两个备选方案模式之间的PMODE管脚选择
的CH7002 ，这又改变了五个附加管脚的功能
（ RESET / DM0 ， SD / DM1 ， SC / dm2时， XCLK / SD3和ADDR / FF0 ） 。当
PMODE保持高（默认值） ，该芯片被放置在我
2
C编程模式。
当PMODE被拉低，芯片被放置在直针编程
模式。
内部参考电压
VREF2提供用作内部偏置到一个典型的2.5V基准
ADC的。 A 0.1
F
去耦电容应连接之间
VREF2和地面。
ADC参考电压输入/输出
VREF1提供了一个典型的1.235V基准，设置RGB输入满量程
在0.75V 。 A 0.1
F
去耦电容应连接之间
VREF1和地面。 VREF1也可以由外部参考，其中强迫
（ VFS为满量程输入电压） ：
VFS VREF1 * 0.75 / 1.235
无连接
41
In
VREF2
43
In
VREF1
19, 20
NC
NC
注意：
如对外部信号连接，终端和系统设计考虑的完整信息，
参阅
应用信息
部分。
201-0000-029 6.1版本， 99年8月2日
5
CH7002D
CHRONTEL
初步
可扩展VGA到NTSC / PAL编码器
特点
用于PC到TV显示器完全集成的解决方案
的TrueScale
TM
渲染引擎支持欠
操作为640×480或800×600输入
先进的3线数字振动过滤
可编程算法的选择
我通过完全可编程
2
端口C或硬件
（引脚型）控制
为全VGA驱动程序软件广泛
同步和形象定位
自动检测电视存在
可编程电源管理功能3
掉电模式
同时支持NTSC和PAL （B ，D ，G ，H或I）电视
格式上同时具有复合和S-Video
三重8位ADC输入和三重8位DAC输出
片内基准电压生成和环路滤波器
在提供的44引脚PLCC封装
概述
Chrontel公司的CH7002 VGA到NTSC / PAL编码器是一个待机动
单独的集成电路，它提供一个个人计算机99兼容的
解决方案的电视输出。它可以接受直接RGB模拟输入
从VGA控制器，直接将它们转换成NTSC
或PAL电视制式，同时用复合材料和
S视频输出。
该电路集成了一个数字NTSC / PAL编码器与8位
位ADC和DAC接口，一个3线的垂直滤波器，并低
抖动锁相环打造卓越品质的视频。
通过Chrontel公司的的TrueScale
TM
渲染技术，
CH7002支持完全的垂直和水平的欠扫描
操作无论从640×480 800×600或输入任何
NTSC或PAL输出。
伴随着全面的可编程高水准的表现
使得CH7002理想的系统级PC或Web
浏览器的解决方案。所有的功能可由软件编程，
通过标准的余
2
端口C ，使完全集成的系统
解决方案通过使用电视作为主显示设备。
专利号5781241
SD
SC
ADDR
UP
下
右
LEF
RSET
PMODE
I
2
C寄存器& CONTROL
块
LINE
内存
RSET
R
R
Y
LINE渲染引擎
Y
ADC
G
G
颜色
空间
变流器
DAC
U
数字
NTSC / PAL
编码器
Y
U
-SCALING
-DEFLICKERING
- 扫描转换
ADC
B
B
DAC
CVBS
V
V
&过滤器
ADC
DAC
系统时钟
C
VREF
PLL
时序&同步信号发生器
OSC
CLKOUT
VREF1
VREF2
XCLK
H
V
XI
XO
图1 ：功能框图
201-0000-029 6.1版本， 99年8月2日
1
CHRONTEL
CH7002D
绿色
VREF1
VREF2
41
AGND
AGND
AGND
AGND
AVDD
6
5
4
3
2
1
44
43
42
AVDD
DVDD
UP
DGND
下
左
右
DVDD
CLKOUT
DGND
XI
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
40
39
38
37
36
AVDD
蓝
红
AGND
PMODE
AVDD
ADDR/FF0
V
H
DVDD
XCLK/SD3
DGND
SC/DM2
SD/DM1
CHRONTEL
CH7002
35
34
33
32
31
30
29
XO / FIN
NC
NC
GND
C
VDD
AGND
CVBS
Y
RSET
图2 ： 44引脚PLCC
2
RESET/DM0
201-0000-029 Rev6.1 ， 99年8月2日
CHRONTEL
表1.引脚说明
44-Pin
PLCC
2, 4, 6, 27,
39,42
CH7002D
TYPE
动力
符号
AGND
描述
模拟地
这些引脚为CH7002的模拟部分的接地参考，
并且必须被连接到系统接地，以防止闩锁效应。请参阅
该
应用信息
部分在适当的供应信息
脱钩。
VGA输入
这些引脚应终止与75欧姆的电阻和隔离
切换数字信号和视频输出管脚。参阅
应用
信息
一节详细的技术指导和替代连接
技术。
模拟电源电压
这些引脚提供5V电源CH7002的模拟部分。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
时钟输出
该引脚默认为14.31818 MHz的上电时，仍然活跃在各个
倍（包括断电） 。
数字电源电压
这些引脚提供5V电源CH7002的数字部分。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
数字地
这些引脚为CH7002的数字部分的接地参考，
并且必须被连接到系统接地，以防止闩锁效应。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
晶振输入
并联谐振14.31818兆赫（ ± 50 PPM ）的晶体应附
之间XI和XO / FIN 。然而，如果外部CMOS时钟被连接到
XO / FIN ，席应接地。
晶振输出或外部FREF
一14.31818兆赫（ ± 50 PPM ）的晶体可能XO / FIN和之间的连接
十一。外部CMOS兼容时钟可以连接的XO / FIN作为
替代方案。
DAC电源
这些引脚供电CH7002内部的DAC 。请参阅
该
应用
信息
部分在适当的电源去耦的信息。
参考电阻
A 324
电阻用短而宽的走线之间的连接
RSET和地面。没有任何其他的连接应使该引脚。
DAC地面
这些引脚为CH7002内部的DAC的参考地。为
在适当的电源去耦的信息，请参阅
应用信息
部分。
亮度输出
A 75
终端电阻短走线应Y之间连接
和研磨，以获得最佳的性能。使用额外的滤镜在讨论
该
应用信息
部分。
复合输出
A 75
终端电阻，用短的走线，应在附
CVBS和接地，以获得最佳的性能。使用额外的滤镜是
在讨论
应用信息
部分。
1, 3, 5
In
B，G ，R
7, 37, 40,
44
动力
AVDD
15
OUT
CLKOUT
8, 14, 33
动力
DVDD
10, 16, 31
动力
DGND
17
In
XI
18
In
XO / FIN
25
动力
VDD
26
In
RSET
21
动力
GND
24
OUT
Y
23
OUT
CVBS
201-0000-029 6.1版本， 99年8月2日
3
CHRONTEL
表1.引脚说明
（续）
44-Pin
PLCC
22
CH7002D
符号
C
TYPE
OUT
描述
色度输出
A 75
终端电阻，短的痕迹，应该是C之间的连接
和研磨，以获得最佳的性能。使用额外的滤镜在讨论
该
应用信息
部分。
位置控制（从低到高的转变，内部上拉）
UP，DOWN ，LEFT和RIGHT ，使屏幕显示的位置是
移动增量，在各自的方向上，该引脚的每一个切换
到地面。内部施密特触发器最小化切换反弹问题。
这些引脚可以直接连接到电源或接地。
复位（低电平有效） /显示模式选择[ 0 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认） ， RESET（复位） * / DM0引脚变为
RESET * 。在这种模式下，当RESET *保持高电平（默认值），该芯片是在
操作状态，并且当RESET *被拉低时，整个芯片被复位和
初始化为其开机状态。
当PMODE引脚被拉低时，此引脚变为DM0 ，它结合
与DM1和DM2 ，提供了引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式中所描述
应用信息
和
注册
和编程
部分。
串行数据/显示模式选择[ 1 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为SD ，串行
在我的数据针
2
C接口端口。
当PMODE引脚被拉低时，此引脚变为DM1 ，它结合
与DM0和DM2 ，提供引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式下的编程部分所述。
串行时钟/显示模式选择[ 2 ] （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为SC ，串行
在我的时钟引脚
2
C接口端口。
当PMODE引脚被拉低时，此引脚变为DM2 ，它结合
与DM0和DM1 ，提供引脚编程7002的显示模式。
该引脚编程为“ MUX - ED”的显示模式寄存器的选择。
所有适用的模式中所描述的
寄存器和编程
和
应用信息
部分。
外部时钟/采样延迟（第3位） （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为XCLK或
外部时钟，它接受一个外部象素时钟输入。
当PMODE引脚被拉低时，此引脚变为SD3和采样延迟，
对应于样本延时寄存器的位3的函数，它
提供以下选择：
SD3
样本选择延迟
1
20 ns的标称延时
0
0延迟（默认）
该引脚编程为“ MUX - ED”的样本延迟寄存器（ 3位） 。所有
相关的模式是在所述的
寄存器和编程
部分。
垂直同步输入
该引脚接受来自VGA卡输出的垂直同步。电容
装上此管脚应保持在最低限度。
水平同步输入
该引脚接受来自显卡的输出水平同步。该
容性负载上此管脚应保持在最低限度。参阅
应用信息
部分PC板布局的考虑。
9, 11, 12,
13
In
起来，
下来，
左，
右
RESET * / D
M0
28
In
29
IN / OUT
SD/DM1
30
In
SC/DM2
32
In
XCLK/SD3
35
In
V
34
In
H
4
201-0000-029 Rev6.1 ， 99年8月2日
CHRONTEL
表1.引脚说明
（续）
44-Pin
PLCC
36
CH7002D
符号
ADDR/FF0
TYPE
In
描述
I
2
C类地址选择/闪烁过滤器（位0 ） （内部上拉）
此双用途管脚的功能由PMODE管脚的状态来确定。
当PMODE引脚保持高电平（默认）时，此引脚变为ADDR或I
2
C
地址选择，其对应于位
1
和
0
在我的
2
I2C器件地址
（见
I
2
空调控制端口操作
一节），创建一个地址
选择如下：
ADDR我
2
C类地址选择
1
1110101 = 75H = 117
0
1110110 = 76H = 118
当PMODE引脚被拉低时，此引脚变为FF0或闪烁过滤器
选择，它的功能与位防闪烁功能寄存器0 ，
下列哪项之间进行选择：
FF0
闪烁过滤模式
0
0 ： 1 ： 0无过滤
1
1：2 ：1的中等过滤（默认）
该引脚编程为“ MUX - ED”与闪烁滤波寄存器（位0 ） 。所有
相关的模式下所描述的
寄存器和编程
部分。
38
In
PMODE
编程模式（内部上拉）
两个备选方案模式之间的PMODE管脚选择
的CH7002 ，这又改变了五个附加管脚的功能
（ RESET / DM0 ， SD / DM1 ， SC / dm2时， XCLK / SD3和ADDR / FF0 ） 。当
PMODE保持高（默认值） ，该芯片被放置在我
2
C编程模式。
当PMODE被拉低，芯片被放置在直针编程
模式。
内部参考电压
VREF2提供用作内部偏置到一个典型的2.5V基准
ADC的。 A 0.1
F
去耦电容应连接之间
VREF2和地面。
ADC参考电压输入/输出
VREF1提供了一个典型的1.235V基准，设置RGB输入满量程
在0.75V 。 A 0.1
F
去耦电容应连接之间
VREF1和地面。 VREF1也可以由外部参考，其中强迫
（ VFS为满量程输入电压） ：
VFS VREF1 * 0.75 / 1.235
无连接
41
In
VREF2
43
In
VREF1
19, 20
NC
NC
注意：
如对外部信号连接，终端和系统设计考虑的完整信息，
参阅
应用信息
部分。
201-0000-029 6.1版本， 99年8月2日
5
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