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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第554页 > CDCVF2509APW
CDCVF2509A
www.ti.com
SCAS765A - 2004年4月 - 修订2004年7月
3.3 -V锁相环时钟驱动器
具有掉电模式
特点
旨在满足并超越PC133
SDRAM注册DIMM规格
修订版1.1
扩频时钟兼容
工作频率20 MHz至175 MHz的
在66 MHz的静态相位误差分布
166兆赫
±125
ps
抖动（ CYC - CYC ）在66兆赫至166兆赫
| 70 | PS
先进的深亚微米工艺
结果在40％以上，低功耗
消费对战一代
PC133设备
自动频率检测禁用
设备（省电模式）
可在塑料24引脚TSSOP
锁相环时钟分布
同步DRAM应用
分配一个时钟输入到一个银行
五和一银行四路输出的
独立的输出使能每路输出
银行
外部反馈（ FBIN ）端子用于
在输出同步的时钟
输入
25 Ω片系列阻尼电阻器
无需外部RC网络所需
工作在3.3 V
特点
DRAM应用
基于PLL的时钟分配器
非PLL时钟缓冲器
PW包
（ TOP VIEW ）
AGND
V
CC
1Y0
1Y1
1Y2
GND
GND
1Y3
1Y4
V
CC
1G
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AV
CC
V
CC
2Y0
2Y1
GND
GND
2Y2
2Y3
V
CC
2G
FBIN
描述
该CDCVF2509A是一款高性能，低偏移，低抖动锁相环（ PLL ）时钟驱动器。它使用一个锁相环
精确地对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）的输入信号。这是
专门为同步DRAM的使用而设计的。该CDCVF2509A工作在3.3 V V
CC
。这也
提供集成的串联阻尼电阻器，使得它非常适合驱动点至点的负载。
五个输出四路输出一家银行一家银行，并提供CLK九低偏移，低抖动的副本。产量
信号的占空比被调整为50％ ，而与占空比的CLK 。输出每家银行已启用或
通过控制（ 1G和2G ）投入单独禁用。当对G输入为高电平时，输出在相位切换
和频率CLK ;当对G输入为低电平时，输出被禁止在逻辑低状态。该装置
automically进入当无输入信号（ < 1兆赫）被施加到的CLK掉电模式;输出进入一个
低状态。
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2004年，德州仪器
CDCVF2509A
SCAS765A - 2004年4月 - 修订2004年7月
www.ti.com
含锁相环与许多产品， CDCVF2509A不需要外部RC网络。环路滤波器
对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路，所述CDCVF2509A需要一个稳定时间以达到锁相
反馈信号与参考信号。这个稳定时间要求的下列权力和应用
固定频率，在CLK的固定相位信号，和以下任何改变PLL的参考或反馈信号。
PLL可以通过捆扎的AV旁路
CC
接地作为一个简单的时钟缓冲器使用。
该CDCVF2509A的特点是操作从0° C至85°C 。
对于应用程序的信息，请参阅应用报告
高速分布设计技术
CDC509/516/2509/2510/2516
（ SLMA003 ）和
使用CDC2509A / 2510A PLL扩频时钟
（ SSC）的
(SCAA039).
功能表
输入
AVDD
GND
GND
GND
GND
GND
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
1G/2G
H
H
L
L
L
L
L
H
H
H
X
CLK
L
H
L
H
切换
H
切换
L
H
切换
< 1兆赫
1Y/2Y
L
H
L
L
L
L
L
L
H
相位切换到CLK
L
输出
FBOUT
L
H
L
H
相位切换到CLK
L
相位切换到CLK
L
H
相位切换到CLK
L
旁路/ OFF
旁路/ OFF
旁路/ OFF
旁路/ OFF
旁路/ OFF
On
On
On
On
On
关闭
PLL
2
CDCVF2509A
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功能框图
1G
11
3
1Y0
4
1Y1
5
1Y2
8
1Y3
9
14
1Y4
2G
21
2Y0
20
2Y1
CLK
24
FBIN
13
AV
CC
23
T
A
0 ° C至85°C
PLL
17
2Y2
16
2Y3
12
FBOUT
可选项
包
小外形封装（ PW ）
CDCVF2509APWR
CDCVF2509APW
3
CDCVF2509A
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终端功能
终奌站
名字
号
TYPE
描述
时钟输入。 CLK提供时钟信号，以通过所述CDCVF2509A时钟驱动器进行分配。 CLK
被用来提供基准信号给所述集成PLL，它产生时钟输出信号。
CLK必须具有固定频率和固定相位的锁相环，以获得相位锁定。一旦电路
接通电源且有效的CLK信号被施加到相需要在PLL的稳定化时间
锁定反馈信号到它的参考信号。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须是硬连线的，以
FBOUT完成PLL 。该集成的PLL同步的CLK和FBIN使得存在
CLK和FBIN间名义上的零相位误差。
输出组启用。 1G是输出使能输出端1Y （0 ：4）。当1G为低电平时，输出1Y （0： 4）
禁止为逻辑低电平状态。当1G高，所有输出1Y （ 0 ： 4 ）已启用，切换时的
相同频率的CLK 。
输出组启用。 2G是输出使能输出端2Y （0 ：3）。当2G为低电平时，输出2Y （0 ：3）的
禁止以逻辑低状态。当2G高，所有输出2Y （ 0 ： 3 ）已启用，切换时的
相同频率的CLK 。
反馈输出。 FBOUT专用于外部反馈。它的开关频率为相同的频率
CLK 。当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。 FBOUT有
集成的25 - Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （0： 4 ），通过使能
1G的输入。这些输出可以通过拉高了1G的控制被禁用为逻辑低电平状态
输入。每个输出有一个集成的25 - Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏移的副本。输出银行2Y （0： 3 ），通过使能
2G的投入。这些输出可以通过拉高了2G的控制被禁用为逻辑低电平状态
输入。每个输出有一个集成的25 - Ω串联阻尼电阻。
模拟电源。 AV
CC
提供了用于模拟电路的功率参考。此外， AV
CC
可用于绕过锁相环。当AV
CC
绑在地上， PLL被旁路， CLK为
直接缓冲到该设备输出。
电源
CLK
24
I
FBIN
13
I
1G
11
I
2G
14
I
FBOUT
12
O
1Y (0:4)
3, 4, 5, 8, 9
O
2Y (0:3)
16, 17, 21, 20
O
AV
CC
AGND
V
CC
GND
23
1
2, 10, 15, 22
6, 7, 18, 19
动力
地面模拟地。 AGND为模拟电路的接地参考。
动力
接地接地
绝对最大额定值
在工作自由空气的温度范围内（除非另有说明）
(1)
单位
AV
CC
V
CC
V
I
V
O
I
IK
I
OK
I
O
电源电压范围
电源电压范围
输入电压范围
(3)
(2)
AV
CC
＆ LT ; V
CC
+0.7 V
-0.5 V至4.3 V
-0.5 V至4.6 V
-0.5 V到V
CC
+ 0.5 V
-50毫安
±50
mA
±50
mA
±100
mA
0.7 W
-65_C到150_C
电压范围应用于任何输出的高或低的状态
(3) (4)
输入钳位电流（V
I
< 0 ）
输出钳位电流（V
O
＆ LT ; 0或V
O
＆ GT ; V
CC
)
连续输出电流（V
O
= 0至V
CC
)
连续电流通过每个V
CC
或GND
在T最大功耗
A
= 55 ° C（在静止空气中）
(5)
T
英镑
(1)
(2)
(3)
(4)
(5)
存储温度范围
超越那些在"absolute最大ratings"上市的强调可能会造成永久性损坏设备。这些压力额定值
只，而根据"recommended操作指示的装置，在这些或超出任何其他条件的功能操作
conditions"是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
AV
CC
不得
超过V
CC
+ 0.7 V
如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。
这个值被限制在4.6V的最大。
最大的封装功耗采用150 ° C的结温为750密耳的电路板走线的长度来计算。为
更多信息，请参阅
封装的热考虑
应用笔记中
ABT先进的BiCMOS技术数据手册
(SCBD002).
4
CDCVF2509A
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推荐工作条件
(1)
最小最大
V
CC
， AV
CC
V
IH
V
IL
V
I
I
OH
I
OL
T
A
(1)
电源电压
高电平输入电压
低电平输入电压
输入电压
高电平输出电流
低电平输出电流
工作自由空气的温度
未使用的输入必须保持高电平或低电平，以防止它们飘浮。
0
0
3
2
0.8
V
CC
–12
12
85
3.6
单位
V
V
V
V
mA
mA
°C
时序REQUIUREMENTS
在推荐的电源电压范围和经营自由空气温度
最小最大
f
CLK
时钟频率
输入时钟的占空比
稳定时间
(1)
(1)
20
40%
175
60%
1
ms
单位
兆赫
所需的集成PLL电路的时间，以获得它的反馈信号到它的基准信号的相位锁定。对于锁相是
得到的，固定频率，固定相位基准信号必须存在于CLK 。直到相位锁定被获得，规格为
传播延迟，在给定的偏移和抖动参数
开关特性
表不适用。此参数不
申请在SSC的应用输入调制。
电气特性
在推荐工作的自由空气的温度范围（除非另有说明）
参数
V
IK
V
OH
输入钳位电压
高电平输出电压
测试条件
I
I
= -18毫安
I
OH
= -100 A
I
OH
= -12毫安
I
OH
= -6毫安
I
OL
= 100 A
V
OL
低电平输出电压
I
OL
= 12毫安
I
OL
= 6毫安
V
O
= 1 V
I
OH
高电平输出电流
V
O
= 1.65 V
V
O
= 3.135 V
V
O
= 1.95 V
I
OL
I
I
I
CC (2)
I
CC
C
i
C
o
(1)
(2)
低电平输出电流
输入电流
电源电流（静态，不输出切换）
改变电源电流
输入电容
输出电容
V
O
= 1.65 V
V
O
= 0.4 V
V
I
= V
CC
或GND
V
I
= V
CC
或GND ，我
O
= 0,
输出：低或高
一个输入在V
CC
- 0.6 V,
其他输入在V
CC
或GND
V
I
= V
CC
或GND
V
O
= V
CC
或GND
V
CC
， AV
CC
3V
MIN到MAX
3V
3V
MIN到MAX
3V
3V
3V
3.3 V
3.6 V
3V
3.3 V
3.6 V
3.6 V
3.6 V, 0 V
3.3 V至3.6 V
3.3 V
3.3 V
2.5
2.8
30
40
10
±5
40
500
A
A
A
pF
pF
mA
–28
–36
-8
mA
V
CC
–0.2
2.1
2.4
0.2
0.8
0.55
V
V
最小值典型值
(1)
最大
–1.2
单位
V
对于显示为MIN和MAX的条件下，使用下指定相应的值
推荐工作条件
部分。
对于动态我
CC
与频率，参见图8和图9所示。
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3.3 -V锁相环时钟驱动器
具有掉电模式
特点
旨在满足并超越PC133
SDRAM注册DIMM规格
修订版1.1
扩频时钟兼容
工作频率20 MHz至175 MHz的
在66 MHz的静态相位误差分布
166兆赫
±125
ps
抖动（ CYC - CYC ）在66兆赫至166兆赫
| 70 | PS
先进的深亚微米工艺
结果在40％以上，低功耗
消费对战一代
PC133设备
自动频率检测禁用
设备（省电模式）
可在塑料24引脚TSSOP
锁相环时钟分布
同步DRAM应用
分配一个时钟输入到一个银行
五和一银行四路输出的
独立的输出使能每路输出
银行
外部反馈（ FBIN ）端子用于
在输出同步的时钟
输入
25 Ω片系列阻尼电阻器
无需外部RC网络所需
工作在3.3 V
特点
DRAM应用
基于PLL的时钟分配器
非PLL时钟缓冲器
PW包
（ TOP VIEW ）
AGND
V
CC
1Y0
1Y1
1Y2
GND
GND
1Y3
1Y4
V
CC
1G
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AV
CC
V
CC
2Y0
2Y1
GND
GND
2Y2
2Y3
V
CC
2G
FBIN
描述
该CDCVF2509A是一款高性能，低偏移，低抖动锁相环（ PLL ）时钟驱动器。它使用一个锁相环
精确地对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）的输入信号。这是
专门为同步DRAM的使用而设计的。该CDCVF2509A工作在3.3 V V
CC
。这也
提供集成的串联阻尼电阻器，使得它非常适合驱动点至点的负载。
五个输出四路输出一家银行一家银行，并提供CLK九低偏移，低抖动的副本。产量
信号的占空比被调整为50％ ，而与占空比的CLK 。输出每家银行已启用或
通过控制（ 1G和2G ）投入单独禁用。当对G输入为高电平时，输出在相位切换
和频率CLK ;当对G输入为低电平时，输出被禁止在逻辑低状态。该装置
automically进入当无输入信号（ < 1兆赫）被施加到的CLK掉电模式;输出进入一个
低状态。
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2004年，德州仪器
CDCVF2509A
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含锁相环与许多产品， CDCVF2509A不需要外部RC网络。环路滤波器
对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路，所述CDCVF2509A需要一个稳定时间以达到锁相
反馈信号与参考信号。这个稳定时间要求的下列权力和应用
固定频率，在CLK的固定相位信号，和以下任何改变PLL的参考或反馈信号。
PLL可以通过捆扎的AV旁路
CC
接地作为一个简单的时钟缓冲器使用。
该CDCVF2509A的特点是操作从0° C至85°C 。
对于应用程序的信息，请参阅应用报告
高速分布设计技术
CDC509/516/2509/2510/2516
（ SLMA003 ）和
使用CDC2509A / 2510A PLL扩频时钟
（ SSC）的
(SCAA039).
功能表
输入
AVDD
GND
GND
GND
GND
GND
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
3.3 V （ NOM ）
1G/2G
H
H
L
L
L
L
L
H
H
H
X
CLK
L
H
L
H
切换
H
切换
L
H
切换
< 1兆赫
1Y/2Y
L
H
L
L
L
L
L
L
H
相位切换到CLK
L
输出
FBOUT
L
H
L
H
相位切换到CLK
L
相位切换到CLK
L
H
相位切换到CLK
L
旁路/ OFF
旁路/ OFF
旁路/ OFF
旁路/ OFF
旁路/ OFF
On
On
On
On
On
关闭
PLL
2
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功能框图
1G
11
3
1Y0
4
1Y1
5
1Y2
8
1Y3
9
14
1Y4
2G
21
2Y0
20
2Y1
CLK
24
FBIN
13
AV
CC
23
T
A
0 ° C至85°C
PLL
17
2Y2
16
2Y3
12
FBOUT
可选项
包
小外形封装（ PW ）
CDCVF2509APWR
CDCVF2509APW
3
CDCVF2509A
SCAS765A - 2004年4月 - 修订2004年7月
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终端功能
终奌站
名字
号
TYPE
描述
时钟输入。 CLK提供时钟信号，以通过所述CDCVF2509A时钟驱动器进行分配。 CLK
被用来提供基准信号给所述集成PLL，它产生时钟输出信号。
CLK必须具有固定频率和固定相位的锁相环，以获得相位锁定。一旦电路
接通电源且有效的CLK信号被施加到相需要在PLL的稳定化时间
锁定反馈信号到它的参考信号。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须是硬连线的，以
FBOUT完成PLL 。该集成的PLL同步的CLK和FBIN使得存在
CLK和FBIN间名义上的零相位误差。
输出组启用。 1G是输出使能输出端1Y （0 ：4）。当1G为低电平时，输出1Y （0： 4）
禁止为逻辑低电平状态。当1G高，所有输出1Y （ 0 ： 4 ）已启用，切换时的
相同频率的CLK 。
输出组启用。 2G是输出使能输出端2Y （0 ：3）。当2G为低电平时，输出2Y （0 ：3）的
禁止以逻辑低状态。当2G高，所有输出2Y （ 0 ： 3 ）已启用，切换时的
相同频率的CLK 。
反馈输出。 FBOUT专用于外部反馈。它的开关频率为相同的频率
CLK 。当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。 FBOUT有
集成的25 - Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （0： 4 ），通过使能
1G的输入。这些输出可以通过拉高了1G的控制被禁用为逻辑低电平状态
输入。每个输出有一个集成的25 - Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏移的副本。输出银行2Y （0： 3 ），通过使能
2G的投入。这些输出可以通过拉高了2G的控制被禁用为逻辑低电平状态
输入。每个输出有一个集成的25 - Ω串联阻尼电阻。
模拟电源。 AV
CC
提供了用于模拟电路的功率参考。此外， AV
CC
可用于绕过锁相环。当AV
CC
绑在地上， PLL被旁路， CLK为
直接缓冲到该设备输出。
电源
CLK
24
I
FBIN
13
I
1G
11
I
2G
14
I
FBOUT
12
O
1Y (0:4)
3, 4, 5, 8, 9
O
2Y (0:3)
16, 17, 21, 20
O
AV
CC
AGND
V
CC
GND
23
1
2, 10, 15, 22
6, 7, 18, 19
动力
地面模拟地。 AGND为模拟电路的接地参考。
动力
接地接地
绝对最大额定值
在工作自由空气的温度范围内（除非另有说明）
(1)
单位
AV
CC
V
CC
V
I
V
O
I
IK
I
OK
I
O
电源电压范围
电源电压范围
输入电压范围
(3)
(2)
AV
CC
＆ LT ; V
CC
+0.7 V
-0.5 V至4.3 V
-0.5 V至4.6 V
-0.5 V到V
CC
+ 0.5 V
-50毫安
±50
mA
±50
mA
±100
mA
0.7 W
-65_C到150_C
电压范围应用于任何输出的高或低的状态
(3) (4)
输入钳位电流（V
I
< 0 ）
输出钳位电流（V
O
＆ LT ; 0或V
O
＆ GT ; V
CC
)
连续输出电流（V
O
= 0至V
CC
)
连续电流通过每个V
CC
或GND
在T最大功耗
A
= 55 ° C（在静止空气中）
(5)
T
英镑
(1)
(2)
(3)
(4)
(5)
存储温度范围
超越那些在"absolute最大ratings"上市的强调可能会造成永久性损坏设备。这些压力额定值
只，而根据"recommended操作指示的装置，在这些或超出任何其他条件的功能操作
conditions"是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
AV
CC
不得
超过V
CC
+ 0.7 V
如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。
这个值被限制在4.6V的最大。
最大的封装功耗采用150 ° C的结温为750密耳的电路板走线的长度来计算。为
更多信息，请参阅
封装的热考虑
应用笔记中
ABT先进的BiCMOS技术数据手册
(SCBD002).
4
CDCVF2509A
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SCAS765A - 2004年4月 - 修订2004年7月
推荐工作条件
(1)
最小最大
V
CC
， AV
CC
V
IH
V
IL
V
I
I
OH
I
OL
T
A
(1)
电源电压
高电平输入电压
低电平输入电压
输入电压
高电平输出电流
低电平输出电流
工作自由空气的温度
未使用的输入必须保持高电平或低电平，以防止它们飘浮。
0
0
3
2
0.8
V
CC
–12
12
85
3.6
单位
V
V
V
V
mA
mA
°C
时序REQUIUREMENTS
在推荐的电源电压范围和经营自由空气温度
最小最大
f
CLK
时钟频率
输入时钟的占空比
稳定时间
(1)
(1)
20
40%
175
60%
1
ms
单位
兆赫
所需的集成PLL电路的时间，以获得它的反馈信号到它的基准信号的相位锁定。对于锁相是
得到的，固定频率，固定相位基准信号必须存在于CLK 。直到相位锁定被获得，规格为
传播延迟，在给定的偏移和抖动参数
开关特性
表不适用。此参数不
申请在SSC的应用输入调制。
电气特性
在推荐工作的自由空气的温度范围（除非另有说明）
参数
V
IK
V
OH
输入钳位电压
高电平输出电压
测试条件
I
I
= -18毫安
I
OH
= -100 A
I
OH
= -12毫安
I
OH
= -6毫安
I
OL
= 100 A
V
OL
低电平输出电压
I
OL
= 12毫安
I
OL
= 6毫安
V
O
= 1 V
I
OH
高电平输出电流
V
O
= 1.65 V
V
O
= 3.135 V
V
O
= 1.95 V
I
OL
I
I
I
CC (2)
I
CC
C
i
C
o
(1)
(2)
低电平输出电流
输入电流
电源电流（静态，不输出切换）
改变电源电流
输入电容
输出电容
V
O
= 1.65 V
V
O
= 0.4 V
V
I
= V
CC
或GND
V
I
= V
CC
或GND ，我
O
= 0,
输出：低或高
一个输入在V
CC
- 0.6 V,
其他输入在V
CC
或GND
V
I
= V
CC
或GND
V
O
= V
CC
或GND
V
CC
， AV
CC
3V
MIN到MAX
3V
3V
MIN到MAX
3V
3V
3V
3.3 V
3.6 V
3V
3.3 V
3.6 V
3.6 V
3.6 V, 0 V
3.3 V至3.6 V
3.3 V
3.3 V
2.5
2.8
30
40
10
±5
40
500
A
A
A
pF
pF
mA
–28
–36
-8
mA
V
CC
–0.2
2.1
2.4
0.2
0.8
0.55
V
V
最小值典型值
(1)
最大
–1.2
单位
V
对于显示为MIN和MAX的条件下，使用下指定相应的值
推荐工作条件
部分。
对于动态我
CC
与频率，参见图8和图9所示。
5
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推荐型号
CS5204-1_06
CAT25C08L
C0603C104C3UAC
CSS500-36
CCL450DC2-DCP
CZRL5260B-G
CY7C331-40TMB
CX81801-83
CAT24C03ZI-GT3
CXOH7-FDY-25.000
CY37128VP48-200NTXC
CAT93C76PETE13
CCO-030TX-10-49.152
C192C102J2R5CA
C380PBX500
CDR6D23MNNP-390N
CRT011000JM
CAT5115ZI-10-GT3
CAT122CC9VDC.45
CS61544-IL
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