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CDCM7005
www.ti.com
SCAS793A - 2005年6月 - 修订2005年6月
3.3 -V高性能时钟同步器和抖动消除器
特点
高性能LVPECL和LVCMOS PLL
时钟同步
两个参考时钟输入（主要和
辅助时钟），用于冗余支持
与手动或自动选择
接受LVCMOS输入频率高达
200兆赫
VCXO_IN时钟同步到其中一个
两个参考时钟
VCXO_IN频率高达2.2 GHz的
（ LVPECL ）
输出可以LVPECL的组合
和LVCMOS （最多5差分LVPECL
输出或多达10个LVCMOS输出）
输出频率可选择用x1 ， / 2 ， / 3 ，
/ 4 / 6 / 8 /每路输出16单项
高效的抖动清洗从低PLL环路
带宽
低相位噪声PLL内核
可编程的相位偏移（ PRI_REF和
SEC_REF到输出）
广电荷泵电流范围从200
A
至3mA
专门的电荷泵电源（ VCC_CP ）的
宽调谐电压范围的VCO
预设电荷泵来VCC_CP / 2快
VC （ X）的中心频率设定
模拟和数字PLL锁定指示
VBB提供偏置电压输出
单端输入信号（ VCXO_IN ）
频率保持模式提高
故障安全操作
电控制部队LVPECL输出到
三态在V
CC
< 1.5 V
SPI可控设备设置
3.3 V电源
封装在64引脚BGA （ 0.8毫米间距 - ZVA ）
或48引脚QFN （ RGZ ）
工业温度范围-40° C至85°C
引脚分配（顶视图）
1
2
3
4
5
6
7
8
A
PRI_REF REF_SEL
VCC_CP CP_OUT
CTRL_LE
CTRL_CLK
CTRL_
数据
PLL_LOCK
B
SEC_REF
GND
GND
GND
GND
GND
GND
GND
状态？
C
VBB
GND
AVCC
AVCC
AVCC
AVCC
AVCC
REF或
PRI_SEC_
CLK
状态？
D
VCXO_IN
GND
GND
GND
GND
GND
VCC
VCXO
or
I_REF_CP
E
VCXO_IN
GND
VCC
VCC
VCC
VCC
VCC
VCC
F
Y0A
GND
GND
GND
GND
GND
VCC
Y4B
G
Y0B
VCC
VCC
VCC
VCC
VCC
VCC
Y4A
H
PD
Y1A
Y1B
Y2A
Y2B
Y3A
Y3B
RESET
or
HOLD
P0022-01
CTRL_DATA
CTRL_CLK
SEC_REF
AVCC
AVCC
VBB
VCC
VCXO_IN
VCXO_IN
VCC
VCC
Y0A
Y0B
VCC
36 35 34 33 32 31 30 29 28 27 26 25
24
37
38
39
40
41
42
43
44
45
46
47
48
1
2
3
4
5
6
7
8
9
散热垫
必须是
焊接到GND
23
22
21
20
19
18
17
16
15
14
13
10 11 12
PLL_LOCK
REF_SEL
CTRL_LE
PRI_REF
VCC_CP
CP_OUT
AVCC
AVCC
AVCC
NC
GND
STATUS_REF或
PRI_SEC_CLK
STATUS_VCXO或
I_REF_CP
VCC
VCC
VCC
VCC
Y4B
Y4A
VCC
复位或
HOLD
VCC
PD
Y1A
VCC
Y1B
VCC
Y2A
VCC
Y2B
VCC
Y3A
VCC
Y3B
P0023-01
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2005年，德州仪器
CDCM7005
SCAS793A - 2005年6月 - 修订2005年6月
www.ti.com
描述
该CDCM7005是一款高性能，低相位噪声和低偏移的时钟同步器的同步，
的VCXO （压控晶体振荡器）或VCO （电压控制振荡器）的频率的两个中的一个
参考时钟。可编程预分频器M和反馈分频器N和P的给予了很高的灵活性，以在
参考时钟，以VC （X ）O的频率比：
VC （ X） O_IN / PRI_REF = （N X P） / M或
VC （ X） O_IN / SEC_REF = （N X P） / M
VC （ X） O_IN时钟工作频率高达2.2 GHz的。通过外部VC （ X） O和环路滤波器元件的选择，
PLL环路带宽和阻尼因子可以调整，以满足不同的系统要求。
该CDCM7005可锁定的两个参考时钟输入（ PRI_REF和SEC_REF ）之一，支持频率
保持模式和快速频率锁定故障安全并提高系统的冗余。的输出
CDCM7005是用户自定义和可多达五个LVPECL输出或多达10个LVCMOS任意组合
输出。的LVCMOS输出成对排列（ Y0A ： Y0B ， Y1A ： Y1B ，
…),
以使每对具有相同的
频率。但是，每个输出可以单独翻转和残疾人。内置的同步锁存器保证
所有的输出为低输出偏斜同步。
所有的设备设置，如输出信号，分频值，输入选择，更多的人，都是通过编程
SPI （ 3线串行外设接口） 。 SPI允许单独控制的设备设置。
该器件工作在3.3 -V环境的特点是操作温度范围为-40 ° C至85°C 。
2
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CDCM7005
SCAS793A - 2005年6月 - 修订2005年6月
功能框图
VCC
AVCC
VCC_CP
所选的基准信号
STATUS_REF /
PRI_SEC_CLK
STATUS_VCXO /
I_REF_CP
PLL_LOCK
REF_SEL
手册&
自动
CLK选择
频率。检测
> 2兆赫
频率。检测
> 2兆赫
PRI_REF
EF_M UX
LVCMOS
SEC_REF
程序控制。延迟
M
程序控制。分频器
M 2
10
LOCK
HOLD
参考
时钟
反馈
时钟
程序控制。延迟
N
程序控制。分频器
N 2
12
PFD
收费
泵
CP_OUT
CTRL_LE
CTRL_DATA
CTRL_CLK
SPI LOGIC
当前
参考
PECL
to
LVCMOS
Y0_MUX
LV
CMOS
Y0A
PD
复位或
HOLD
FB_MUX
LV
PECL
Y0B
LV
CMOS
LV
CMOS
Y1A
Y1_MUX
÷1
LV
PECL
Y1B
LV
CMOS
÷2
÷3
LV
CMOS
÷4
VCXO_IN
VCXO_IN
PECL
输入
Y2_MUX
LV
PECL
Y2B
LV
CMOS
Y2A
÷6
/8
÷8
÷ 16
÷4
90o 90o
LV
CMOS
Y3A
Y3_MUX
LV
PECL
Y3B
LV
CMOS
÷8
P16-Div
P分频器
偏置发生器
VBB
V
CC
–
1.3V
Y4_MUX
LV
CMOS
Y4A
LV
PECL
Y4B
LV
CMOS
GND
B0057-01
3
CDCM7005
SCAS793A - 2005年6月 - 修订2005年6月
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表1. PIN ASSINGMENT
终奌站
名字
BGA
D7 ， E3 ，
E4, E5,
E6, E7,
E8 ， F7 ，
G2, G3,
G4, G5,
G6, G7
B2, B3,
B4, B5,
B6, B7,
B8 ，C2
D2, D3,
D4, D5,
D6 ，E2
F2, F3,
F4, F5,
F6
C3, C4,
C5, C6,
C7
A3
A5
A6
A7
QFN
2, 5, 6,
9, 10,
13, 15,
18, 19,
20, 21,
41, 44,
45; 48
I / O
描述
VCC
动力
3.3 V电源。有V之间没有内在联系
CC
和AV
CC
。这是
建议AV
CC
使用自己的电源滤波器。
GND
热
PAD和
引脚24
地
地
AVCC
VCC_CP
CTRL_LE
CTRL_CLK
CTRL_DATA
27, 30,
32, 38,
39
33
29
28
26
类似物
动力
动力
I
I
I
3.3 V模拟电源。有AV之间没有内在联系
CC
和
V
CC
。所以建议的AV
CC
使用自己的电源滤波器。
这是电荷泵电源引脚用于具有相同的供应作为
外部VCO 。它可以从2.3 V至3.6 V.设置
LVCMOS的输入，控制锁存启用可编程串行接口（SPI） ，用
迟滞
LVCMOS输入，串行控制时钟输入SPI ，与迟滞
LVCMOS输入，串行输入SPI控制数据，有滞后
LVCMOS输入，异步掉电（ PD ）的信号。该引脚为低电平有效和
可以激活外部或由于SPI寄存器中的相应位（在箱子
逻辑高电平时， SPI设置有效） 。开关器件进入掉电模式。
复位M-和N分频器，三态电荷泵， STATUS_REF ，或
PRI_SEC_CLK针， STATUS_VCXO或I_REF_CP针， PLL_LOCK引脚， VBB引脚
和所有YX输出。设置SPI寄存器的默认值;有内部150 kΩ的
上拉电阻。
这LVCMOS输入可以被编程（ SPI）来充当HOLD或RESET 。 RESET
是默认的功能。该引脚为低电平有效，并且可以激活外部或通过
在SPI寄存器的相应位。的情况下复位时，电荷泵（CP）的
切换为3个状态和所有的计数器（N，M ，P）被复位到零（初始分频器
设置将被保留在SPI寄存器）。 LVPECL输出是静态的低，
高分别和LVCMOS输出都为低电平或倒高。 RESET
是不是边沿触发的，并应具有至少为5纳秒的脉冲持续时间。
万一持有的，则CP被切换到仅三态模式。 HOLD是后
释放，并与下一个有效的参考时钟周期的电荷泵
切换回正常操作（CP保持在三态只要没有参考
时钟是有效的） 。在HOLD的P分，所有输出YX处于正常
操作。这种模式允许的频率保持模式的外部控制。
输入内部有一个150 kΩ的上拉电阻。
PD
H1
1
I
复位或
HOLD
H8
14
I
VCXO_IN
VCXO_IN
PRI_REF
SEC_REF
E1
D1
A1
B1
43
42
36
37
I
I
I
I
VCXO LVPECL输入
互补VCXO LVPECL输入
LVCMOS输入的基准时钟，一个内部150 kΩ的上拉
电阻和输入滞后。
LVCMOS输入辅助参考时钟，一个内部150 kΩ的上拉
电阻和输入滞后。
LVCMOS的参考时钟选择输入。在手动模式下的REF_SEL
信号中选择的两个输入时钟中的一个：
REF_SEL [1]： PRI_REF选择;
REF_SEL [0]： SEC_REF选择;
输入内部有一个150 kΩ的上拉电阻。
电荷泵输出
REF_SEL
A2
35
I
CP_OUT
A4
31
O
4
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表1. PIN ASSINGMENT （续）
终奌站
名字
VBB
BGA
C1
QFN
40
I / O
描述
偏置电压输出到用于偏压未使用的互补输入VCXO_IN为
单端信号。 VBB的输出为V
CC
- 1.3 V的输出电流
限于约1.5毫安。
此输出可通过编程（ SPI ）提供无论是STATUS_REF或
PRI_SEC_CLK信息。该引脚置高，如果的状态条件之一是
有效的。 STATUS_REF是默认设置。
STATUS_REF或
PRI_SEC_CLK
C8
23
O
如果STATUS_REF时， LVCMOS输出提供的状态
参考时钟。如果与上述2 MHz的频率的基准时钟被提供给
PRI_REF或SEC_REF STATUS_REF将被设置为高。
万一PRI_SEC_CLK时， LVCMOS输出指示是否在主
时钟[高]或辅助时钟[低]中选择。
这LVCMOS输出可被编程（ SPI）来提供任一
STATUS_VCXO信息或作为电荷泵（CP）的电流通路。
STATUS_VCXO是默认设置。
STATUS_VCXO
或I_REF_CP
D8
22
O
万一STATUS_VCXO时， LVCMOS输出提供VCXO的状态
输入（频率高于2 MHz的解释为有效的时钟;高电平有效） 。
万一I_REF_CP的，它提供了用于外部参考电流路径
电阻（ 12 kΩ的±1％） ，以支持一个准确的电荷泵电流，可选的。别
使用任何电容电阻两端，防止通过该节点的噪声耦合。如果
内部12 kΩ的选择（默认设置）时，此引脚可以悬空。
LVCMOS输出PLL_LOCK信息。该引脚置高，如果PLL处于
锁定（参见功能说明） 。这个输出可以被编程为数字锁
检测或模拟锁定检测（参见功能说明） 。
PLL被锁定（设置为高）时，如果上升沿或者PRI_REF或SEC_REF
时钟和VCXO_IN时钟的相位频率检测器（PFD ）是内
锁定检测窗口的连续时钟周期的预定数目。
该PLL是失锁（置低）时，如果任一PRI_REF的上升沿或
SEC_REF ）在PFD时钟和VCXO_IN时钟之外的锁定检测
窗口或者一个周期滑移发生。
两者，所述锁定检测窗口和连续的时钟周期数是用户
可自定义（通过SPI ） 。
Y0A ： Y0B
Y1A ： Y1B
Y2A ： Y2B
Y3A ： Y3B
Y4A ： Y4B
F1 ，G1
H2, H3,
H4, H5,
H6, H7,
G8 ， F8
46, 47,
3, 4,
7, 8,
11,12,
16, 17
该CDCM7005的输出是用户可定义的和可任意组合
最多五个LVPECL输出或多达10个LVCMOS输出。的输出是
通过可选的SPI （字1 ，位2-6 ） 。上电时设置为所有输出
LVPECL 。
O
PLL_LOCK
A8
25
I / O
O
绝对最大额定值
在工作自由空气的温度范围内（除非另有说明）
(1)
值/单位
V
CC
, A
VCC
, V
CC_CP
V
I
V
O
I
OUT
I
IN
T
英镑
T
J
(1)
(2)
(3)
电源电压范围
输入电压范围
输出电压范围
(2)
-0.5 V至4.6 V
-0.5 V到V
CC
+ 0.5 V
-0.5 V到V
CC
+ 0.5 V
±50
mA
±20
mA
-65_C到150_C
125°C
(3)
(3)
输出电流为LVPECL / LVCMOS输出
（ 0 < V
O
＆ LT ; V
CC
)
输入电流（V
I
< 0 ，V
I
＆ GT ; V
CC
)
存储温度范围
最高结温
强调超越那些在列
绝对最大额定值
可能对器件造成永久性损坏。这些压力额定值
只和功能在这些或任何其他条件超出下所指示的设备的操作
推荐工作
条件
是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
所有的电源电压必须在相同的时间提供。
如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。
5
CDCM7005
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3.3 -V高性能时钟同步器和抖动消除器
检查样品：
CDCM7005
1
特点
高性能LVPECL和LVCMOS PLL
时钟同步
两个参考时钟输入（主要和
辅助时钟），用于冗余支持
与手动或自动选择
接受LVCMOS输入频率高达200
兆赫
VCXO_IN时钟同步到其中一个
两个参考时钟
VCXO_IN频率高达2.2 GHz的（ LVPECL ）
输出可以LVPECL的组合，
LVCMOS （最多5差分LVPECL
输出或多达10个LVCMOS输出）
输出频率可选择用x1 ， / 2 / 3 / 4 ，
每个输出/ 6 / 8 / 16独立
高效的抖动清洗从低PLL环路
带宽
低相位噪声PLL内核
可编程的相位偏移（ PRI_REF和
SEC_REF到输出）
广电荷泵电流范围
200
μA
至3mA
专门的电荷泵电源（ VCC_CP ）的
宽调谐电压范围的VCO
预设电荷泵来VCC_CP / 2快
VC （ X）的中心频率设定
模拟和数字PLL锁定指示
VBB提供偏置电压输出为单
端输入信号（ VCXO_IN ）
频率保持模式提高了故障保护
手术
电控制部队LVPECL输出到
三态在V
CC
< 1.5 V
SPI可控设备设置
3.3 V电源
封装在64引脚BGA （ 0.8毫米间距 - ZVA ）
或48引脚QFN （ RGZ ）
工业温度范围-40° C至85°C
引脚分配（顶视图）
1
2
3
4
5
6
7
8
A
PRI_REF REF_SEL
VCC_CP CP_OUT
CTRL_LE
CTRL_CLK
CTRL_
数据
PLL_LOCK
B
SEC_REF
GND
GND
GND
GND
GND
GND
GND
状态？
C
VBB
GND
AVCC
AVCC
AVCC
AVCC
AVCC
REF或
PRI_SEC_
CLK
状态？
D
VCXO_IN
GND
GND
GND
GND
GND
VCC
VCXO
or
I_REF_CP
E
VCXO_IN
GND
VCC
VCC
VCC
VCC
VCC
VCC
F
Y0A
GND
GND
GND
GND
GND
VCC
Y4B
G
Y0B
VCC
VCC
VCC
VCC
VCC
VCC
Y4A
H
PD
Y1A
Y1B
Y2A
Y2B
Y3A
Y3B
RESET
or
HOLD
P0022-01
CTRL_DATA
CTRL_CLK
SEC_REF
AVCC
AVCC
VBB
VCC
VCXO_IN
VCXO_IN
VCC
VCC
Y0A
Y0B
VCC
36 35 34 33 32 31 30 29 28 27 26 25
24
37
38
39
40
41
42
43
44
45
46
47
48
1
2
3
4
5
6
7
8
9
散热垫
必须是
焊接到GND
23
22
21
20
19
18
17
16
15
14
13
10 11 12
PLL_LOCK
REF_SEL
CTRL_LE
PRI_REF
VCC_CP
CP_OUT
AVCC
AVCC
AVCC
NC
GND
STATUS_REF或
PRI_SEC_CLK
STATUS_VCXO或
I_REF_CP
VCC
VCC
VCC
VCC
Y4B
Y4A
VCC
复位或
HOLD
VCC
PD
Y1A
VCC
Y1B
VCC
Y2A
VCC
Y2B
VCC
Y3A
VCC
Y3B
P0023-01
1
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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CDCM7005
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这个集成电路可以被ESD损坏。德州仪器建议所有集成电路与处理
适当的预防措施。如果不遵守正确的操作和安装程序，可以造成损坏。
ESD损害的范围可以从细微的性能下降，完成设备故障。精密集成电路可能会更
容易受到伤害，因为很小的参数变化可能导致设备不能满足其公布的规格。
描述
该CDCM7005是一款高性能，低相位噪声和低偏移的时钟同步器的同步，
的VCXO （压控晶体振荡器）或VCO （电压控制振荡器）的频率的两个中的一个
参考时钟。可编程预分频器M和反馈分频器N和P的给予了很高的灵活性，以在
参考时钟，以VC （X ）O的频率比：
VC （ X） O_IN / PRI_REF = （N X P） / M或
VC （ X） O_IN / SEC_REF = （N X P） / M
VC （ X） O_IN时钟工作频率高达2.2 GHz的。通过外部VC （ X） O和环路滤波器元件的选择，
PLL环路带宽和阻尼因子可以调整，以满足不同的系统要求。
该CDCM7005可锁定的两个参考时钟输入（ PRI_REF和SEC_REF ）之一，支持频率
保持模式和快速频率锁定故障安全并提高系统的冗余。的输出
CDCM7005是用户自定义和可多达五个LVPECL输出或多达10个LVCMOS任意组合
输出。的LVCMOS输出成对排列（ Y0A ： Y0B ， Y1A ： Y1B ，...），使得每对具有相同的
频率。但是，每个输出可以单独翻转和残疾人。内置的同步锁存器保证
所有的输出为低输出偏斜同步。
所有的设备设置，如输出信号，分频值，输入选择，更多的人，都是通过编程
SPI （ 3线串行外设接口） 。 SPI允许单独控制的设备设置。
该器件工作在3.3 -V环境的特点是操作温度范围为-40 ° C至85°C 。
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功能框图
VCC
AVCC
VCC_CP
所选的基准信号
STATUS_REF /
PRI_SEC_CLK
STATUS_VCXO /
I_REF_CP
PLL_LOCK
REF_SEL
手册&
自动
CLK选择
频率。检测
> 2兆赫
频率。检测
> 2兆赫
PRI_REF
EF_M UX
LVCMOS
SEC_REF
程序控制。延迟
M
程序控制。分频器
M 2
10
LOCK
HOLD
参考
时钟
反馈
时钟
程序控制。延迟
N
程序控制。分频器
N 2
12
PFD
收费
泵
CP_OUT
CTRL_LE
CTRL_DATA
CTRL_CLK
SPI LOGIC
当前
参考
PECL
to
LVCMOS
Y0_MUX
LV
CMOS
Y0A
PD
复位或
HOLD
FB_MUX
LV
PECL
Y0B
LV
CMOS
LV
CMOS
Y1A
Y1_MUX
÷1
LV
PECL
Y1B
LV
CMOS
÷2
÷3
LV
CMOS
÷4
VCXO_IN
VCXO_IN
PECL
输入
Y2_MUX
LV
PECL
Y2B
LV
CMOS
Y2A
÷6
/8
÷8
÷ 16
÷4
90o 90o
LV
CMOS
Y3A
Y3_MUX
LV
PECL
Y3B
LV
CMOS
÷8
P16-Div
P分频器
偏置发生器
VBB
V
CC
– 1.3V
Y4_MUX
LV
CMOS
Y4A
LV
PECL
Y4B
LV
CMOS
GND
B0057-01
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表1. PIN ASSINGMENT
终奌站
名字
BGA
D7 ， E3 ，
E4, E5,
E6, E7,
E8 ， F7 ，
G2, G3,
G4, G5,
G6, G7
B2, B3,
B4, B5,
B6, B7,
B8 ，C2
D2, D3,
D4, D5,
D6 ，E2
F2, F3,
F4, F5,
F6
C3, C4,
C5, C6,
C7
A3
A5
QFN
2, 5, 6,
9, 10,
13, 15,
18, 19,
20, 21,
41, 44,
45; 48
I / O
描述
VCC
动力
3.3 V电源。 V
CC
和AV
CC
应始终具有相同的电源电压。这是
建议AV
CC
使用自己的电源滤波器。
GND
热
PAD和
引脚24
地
地
AVCC
VCC_CP
CTRL_LE
27, 30,
32, 38,
39
33
29
类似物
动力
动力
I
3.3 V模拟电源。有AV之间没有内在联系
CC
和
V
CC
。所以建议的AV
CC
使用自己的电源滤波器。
这是电荷泵电源引脚用于具有相同的供应作为
外部VCO 。它可以从2.3 V至3.6 V.设置
LVCMOS的输入，控制锁存启用可编程串行接口（SPI） ，用
滞后。未使用的或浮动的输入必须连接到正确的逻辑电平。一个20kΩ的或
较大的上拉电阻到VCC建议。
LVCMOS输入，串行控制时钟输入SPI ，具有滞后性。未使用或
悬空的输入必须连接到正确的逻辑电平。一个20kΩ的或更大的上拉电阻
到VCC建议。
LVCMOS输入，串行输入SPI控制数据，有滞后性。未使用或
悬空的输入必须连接到正确的逻辑电平。一个20kΩ的或更大的上拉电阻
到VCC建议。
LVCMOS输入，异步掉电（ PD ）的信号。该引脚为低电平有效和
可以激活外部或由于SPI寄存器中的相应位（在箱子
逻辑高电平时， SPI设置有效） 。开关器件进入掉电模式。
复位M-和N分频器，三态电荷泵， STATUS_REF ，或
PRI_SEC_CLK针， STATUS_VCXO或I_REF_CP针， PLL_LOCK引脚， VBB引脚
和所有YX输出。设置SPI寄存器的默认值;有内部150 kΩ的
上拉电阻。建议在斜坡上升对PD具有相同的时间为V
CC
和AV
CC
或更高版本。 PD的倾斜上升率应不低于坡道快
高达V的速度
CC
和AV
CC
.
这LVCMOS输入可以被编程（ SPI）来充当HOLD或RESET 。 RESET
是默认的功能。该引脚为低电平有效，并且可以激活外部或通过
在SPI寄存器的相应位。的情况下复位时，电荷泵（CP）的
切换为3个状态和所有的计数器（N，M ，P）被复位到零（初始分频器
设置将被保留在SPI寄存器）。 LVPECL输出是静态的低，
高分别和LVCMOS输出都为低电平或倒高。 RESET
是不是边沿触发的，并应具有至少为5纳秒的脉冲持续时间。
万一持有的，则CP被切换到仅三态模式。 HOLD是后
释放，并与下一个有效的参考时钟周期的电荷泵
切换回正常操作（CP保持在三态只要没有参考
时钟是有效的） 。在HOLD的P分，所有输出YX处于正常
操作。这种模式允许的频率保持模式的外部控制。
输入内部有一个150 kΩ的上拉电阻。
CTRL_CLK
A6
28
I
CTRL_DATA
A7
26
I
PD
H1
1
I
复位或
HOLD
H8
14
I
VCXO_IN
VCXO_IN
PRI_REF
SEC_REF
E1
D1
A1
B1
43
42
36
37
I
I
I
I
VCXO LVPECL输入
互补VCXO LVPECL输入
LVCMOS输入的基准时钟，一个内部150 kΩ的上拉
电阻和输入滞后。
LVCMOS输入辅助参考时钟，一个内部150 kΩ的上拉
电阻和输入滞后。
4
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CDCM7005
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SCAS793E - 2005年6月 - 修订2013年2月
表1. PIN ASSINGMENT （续）
终奌站
名字
BGA
QFN
I / O
描述
LVCMOS的参考时钟选择输入。在手动模式下的REF_SEL
信号中选择的两个输入时钟中的一个：
REF_SEL [1]： PRI_REF选择;
REF_SEL [0]： SEC_REF选择;
输入内部有一个150 kΩ的上拉电阻。
电荷泵输出
偏置电压输出到用于偏压未使用的互补输入VCXO_IN为
单端信号。 VBB的输出为V
CC
- 1.3 V的输出电流
限于约1.5毫安。
此输出可通过编程（ SPI ）提供无论是STATUS_REF或
PRI_SEC_CLK信息。该引脚置高，如果的状态条件之一是
有效的。 STATUS_REF是默认设置。
STATUS_REF或
PRI_SEC_CLK
C8
23
O
如果STATUS_REF时， LVCMOS输出提供的状态
参考时钟。如果与上述2 MHz的频率的基准时钟被提供给
PRI_REF或SEC_REF STATUS_REF将被设置为高。
万一PRI_SEC_CLK时， LVCMOS输出指示是否在主
时钟[高]或辅助时钟[低]中选择。
这LVCMOS输出可被编程（ SPI）来提供任一
STATUS_VCXO信息或作为电荷泵（CP）的电流通路。
STATUS_VCXO是默认设置。
STATUS_VCXO
或I_REF_CP
D8
22
O
万一STATUS_VCXO时， LVCMOS输出提供VCXO的状态
输入（频率高于2 MHz的解释为有效的时钟;高电平有效） 。
万一I_REF_CP的，它提供了用于外部参考电流路径
电阻（ 12 kΩ的±1％） ，以支持一个精确的电荷泵电流，可选的。别
使用任何电容电阻两端，防止通过该节点的噪声耦合。如果
内部12 kΩ的选择（默认设置）时，此引脚可以悬空。
LVCMOS输出PLL_LOCK信息。该引脚置高，如果PLL处于
锁定（参见功能说明） 。这个输出可以被编程为数字锁
检测或模拟锁定检测（参见功能说明） 。
PLL被锁定（设置为高）时，如果上升沿或者PRI_REF或SEC_REF
时钟和VCXO_IN时钟的相位频率检测器（PFD ）是内
锁定检测窗口的连续时钟周期的预定数目。
该PLL是失锁（置低）时，如果任一PRI_REF的上升沿或
SEC_REF ）在PFD时钟和VCXO_IN时钟之外的锁定检测
窗口，或者如果参考频率和反馈之间存在一定的频率偏移
频率（VCXO ）被检测到。
两者，所述锁定检测窗口和连续的时钟周期数是用户
可自定义（通过SPI ） 。
Y0A ： Y0B
Y1A ： Y1B
Y2A ： Y2B
Y3A ： Y3B
Y4A ： Y4B
F1 ，G1
H2, H3,
H4, H5,
H6, H7,
G8 ， F8
46, 47,
3, 4,
7, 8,
11,12,
16, 17
该CDCM7005的输出是用户可定义的和可任意组合
最多五个LVPECL输出或多达10个LVCMOS输出。的输出是
通过可选的SPI （字1 ，位2-6 ） 。上电时设置为所有输出
LVPECL 。
REF_SEL
A2
35
I
CP_OUT
VBB
A4
C1
31
40
O
O
PLL_LOCK
A8
25
I / O
O
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