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CDCM1804

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SCAS697E - 2003年7月 - 修订2005年5月

1 ： 3 LVPECL时钟缓冲器+其他

LVCMOS输出和可编程分频器

特点

分配一个差分时钟输入

三LVPECL差分时钟输出和

一路LVCMOS单端输出

可编程输出分频器为两

LVPECL输出和LVCMOS输出

低输出偏移15 PS （典型值）

时钟分配的应用LVPECL

输出; 1.6 ns输出间偏斜

LVCMOS与LVPECL转换最小化

噪音

范围3 V- 3.6 V

信号传输速率高达800 MHz的LVPECL和

200MHz的LVCMOS

差分输入级宽

共模电压范围

VBB提供偏置电压输出

单端输入信号

接收器输入阈值

±75

24端子QFN封装（直径4 mm ×4 MM）

接受任何差分信号：

LVDS， HSTL， CML ，VML SSTL -2，并

单端： LVTTL / LVCMOS

该CDCM1804的特点是操作从

-40 ° C至85°C 。

对于单端驱动器应用中，

CDCM1804还提供了一个VBB的输出端即

可以直接连接到未使用的输入作为

共模电压的参考。

RGE包装

（ TOP VIEW ）

PECL

VBB

24 23 22 21 20 19

SS(1)

10 11 12

(1)

导热衬垫必须连接到V

RTH包装

（ TOP VIEW ）

P0024-01

描述

该CDCM1804时钟驱动器分配1双

差分时钟输入到三双的LVPECL

差分时钟输出Y [ 2：0]和Y [ 2：0] ，具有微型

妈妈歪斜的时钟分配。该CDCM1804是

专为驱动50 Ω传输设计

线。此外， CDCM1804提供

单端LVCMOS输出Y3 。该输出

延迟1.6纳秒的三面翻LVPECL输出

阶段最大限度地减少信号转录噪音影响

位数。

该CDCM1804有三个控制端， S0，S1

和S2 ，以选择不同的输出模式的设置。该

S [ 2：0]端子3电平输入，因此允许

高达3

= 27的组合。此外，一个使能

提供终端（ EN）禁用或启用所有

同时输出。在EN端是一个3级

输入，以及与延伸设置，以数

27 = 54查看

表1

了解详细信息。

PECL

VBB

SS(1)

(1)

导热衬垫必须连接到V

P0025-01

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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功能框图

LVPECL

LVCMOS

1区

2区

DIV 4

DIV 8

DIV 16

LVPECL

BIAS

发电机

1.3 V

最大

< 1.5毫安）

VBB

LVPECL

控制

B0059-01

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终端功能

终奌站

名字

号

I / O

（ 60 kΩ的上拉）

描述

ENABLE ：启用或禁用同时所有输出。在EN端提供了三种

不同的配置：连接到GND （逻辑0 ），外部60 - kΩ的下拉电阻（拉

/ 2），或悬空（逻辑1） ;

EN = 1 ： 2：0 ]设置根据S输出接口上

EN = V

/ 2 ：输出上，根据S [ 2 ： 0 ]设置

EN = 0 ：输出Y [ 3 ： 0 ]关（高阻抗）

SEE

表1

了解详细信息。

IN ，IN

3, 4

我（差分）

差分输入时钟：输入阶段是敏感的，具有宽共模范围。

因此，几乎任何类型的差分信号可以驱动该输入（ LVPECL ， LVDS ，

CML ， HSTL ）。因为输入是高阻抗，因此建议以终止

输入之前PCB传输线（例如，用100

横跨输入）。输入也可以是

由单端信号驱动的，如果互补的输入连接到VBB 。一

对于单端信号更先进的方案中给出了

应用信息

部靠近这个文档的末尾。

的输入采用的ESD结构保护了输入的情况下的输入电压的

通过这些输入超过该导轨由IC超过 0.7伏的反向偏置

是可能的，并且必须通过限制输入电压< V能够防止

S[2:0]

18, 19, 24

（ 60 kΩ的上拉）

操作选择模式：定义Y的输出配置[ 3 ： 0 ] 。每个终端

提供了三种不同的配置：连接到GND （逻辑0 ），外部60 - kΩ的下拉

电阻（上拉至V

/ 2），或悬空（逻辑1） ;看

表1

了解详细信息。

偏置电压输出到用于偏压未使用的互补输入端IN的单端

输入信号。

VBB的输出电压为V

- 1.3V。当驱动负载时，输出电流驱动

被限制到大约1.5毫安。

PECL

[2:0]

2, 5

8, 11, 14,

17, 20, 23

供应

接地装置

电源电压LVPECL输入+内部逻辑

LVPECL的输出电源电压的输出Y [ 2：0] 。每个输出可通过拉被禁止

相应的V

x到GND 。

注意事项：

在这种模式下，没有来自外部的电压可以被强迫的，因为内部

二极管可能会被迫在向前的方向。因此，建议以断开

输出。

供应

电源电压LVCMOS输出。的LVCMOS输出可以通过拉动V被禁用

到GND 。

注意事项：

在这种模式下，没有来自外部的电压可能会被迫因为内部

二极管可能会被迫在向前的方向。因此，建议离开Y3

未连接，连接到GND ，或终止到GND 。

Y[2:0]

9, 15, 21

10, 16, 22

O（ LVPECL ）

LVPECL时钟输出。这些输出提供IN或低偏移复制下来，分

根据操作S的模式的时钟的副本中的[2：0 ] 。如果输出是未使用的，

输出可以简单地悬空，以节省电力和减少噪声影响的

剩下的输出。

LVCMOS时钟输出。该输出提供时钟副本IN或向下分为副本

根据操作S的模式[2：0 ] 。此外，该输出可以被禁用时，

3成为连接到GND 。

VBB

控制终端设置

该CDCM1804有三个控制端（ S0，S1和S2）和一个使能端（ EN）来选择不同的

输出模式的设置。所有四个输入端（S0， S1，S2和EN ）是3电平输入，提供54个不同的组合。在

另外， EN输入允许所有输出的禁止，并迫使他们进入一个高阻抗（或三态）输出状态

当拉至GND 。

每个控制输入采用了60 - kΩ的上拉电阻。因此，很容易选择输入通过设计设置

控制输入端和GND之间的电阻垫。要选择一个逻辑0时，电阻值必须为零。

设置输入的高要求离开电阻盘空（无电阻装）。用于输入设置为

/ 2 ，安装的电阻必须是一个60 kΩ的下拉至GND 10 ％的容差或更好。

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设置模式13 ：

EN = 1

S2 = V

S1 = V

S0 = 0

=打开

= 60 k

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= 60 k

= 0

S0084-01

图1.控制终端设置为例

表1.选择模式表

LVPECL

(1)

模式

(1)

关（高阻）

LVCMOS

LVPECL输出是开放式发射阶段。因此，如果你离开了未使用的LVPECL输出Y0 ， Y1 ， Y2或悬空，那么

电流消耗最小化和噪声影响，其余的输出是不容忽视的。此外，每个输出都可以单独关闭

通过将对应的V

输入到GND 。

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表1.选择模式表（续）

LVPECL

(1)

模式

RSV

不适用

关（高阻）

低

关（高阻）

低

LVCMOS

低

绝对最大额定值

在工作自由空气的温度（除非另有说明）

(1)

电源电压

输入电压

输出电压

差的短路电流， YN， YN，我

OSD

静电放电（ HBM 1.5 kΩ的， 100 pF）时， ESD

MSL水分含量24端子QFN封装（ 235℃回流焊温度）

英镑

(1)

储存温度

最高结温

0.3 V至3.8 V

-0.2 V至（V

+ 0.2 V)

-0.2 V至（V

+ 0.2 V)

连续

>2000 V

-65_C到150_C

125°C

超越那些在"absolute最大ratings"上市的强调可能会造成永久性损坏设备。这些压力额定值

只，而根据"recommended操作指示的装置，在这些或超出任何其他条件的功能操作

conditions"是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。