CDCF5801A
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SCAS816 - 2006年3月
的时延控制和相位校准时钟乘法器
特点
低抖动时钟乘法器： × 1 ， × 2 ， × 4 ， × 8
故障保护上电初始化
可编程双向延迟步
1.3 MUI
25 MHz输出频率范围
280兆赫
12.5 MHz的输入频率范围
240兆赫
低抖动生成
单端REFCLK输入带可调
触发电平（可与LVTTL ，HSTL和
LVPECL ）
差分/单端输出
输出可以驱动LVPECL ， LVDS ， LVTTL和
三功耗工作模式，以最小化
动力
低功耗（ < 190毫瓦
280兆赫/ 3.3 V ）
封装在一个收缩型小外形封装
（ DBQ ）
所需的PLL无需外部元件
扩频时钟跟踪能力
降低EMI （ SSC ）
应用
视频图形
游戏产品
数据通信
电信
噪音消除创建者的FPGA
DBQ包装
（ TOP VIEW ）
VDDref
REFCLK
VDDP
GNDP
GND
LEADLAG
DLYCTRL
GNDPA
VDDPA
VDDPD
STOPB
PwrDnB
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
P0
P1
VDDO
GNDO
CLKOUT
NC
CLKOUTB
GNDO
VDDO
MULT0
MULT1
P2
描述
该CDCF5801A提供了从一个参考时钟（ REFCLK ）信号与独特能力时钟倍增
推迟或提前CLKOUT / CLKOUTB通过相位对齐步骤仅1.3 MUI的。对于每个上升沿
边缘上的DLYCTRL引脚的CLKOUT由1.3 MUI步长，只要拖延的LEADLAG输入
检测在DLYCTRL上升沿时的低信号。同样，对于在DLYCTRL引脚的每个上升沿
在CLKOUT由1.3 MUI步长，只要LEADLAG引脚是过渡期间的高推进。这
独特的功能允许器件在相位对准（零延迟） CLKOUT / CLKOUTB和任何一个其他的
的CLK中的系统通过将需要被对准到DLYCTRL和LEADLAG引脚的时钟。此外，它
提供能力通过提供边缘的适当数目的DLYCTRL销编程一个固定的延迟，
而魁梧LEADLAG引脚为直流高或低。另一个可能的应用是：
对准的输出时钟信号的上升沿到输入时钟上升沿
避免PLL不稳定，需要很长的PLL反馈线路的应用
抖动分离和数字开关噪声
抖动的良好ppm的频率稳定性的系统的限制
该CDCF5801A具有故障安全电初始化状态机，它支持在所有正常运行
通电条件。
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2006年，德州仪器
CDCF5801A
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该CDCF5801A提供时钟乘法和除法的参考时钟（ REFCLK ）信号。该装置
被优化以具有非常低的抖动的影响，从输入到输出端。预分频器销MULT [0：1 ]和
后除法器插针，P [0 ：2]提供频率选择的乘法和除法的比率，从而产生
CLKOUT / CLOUTKB频率范围从25 MHz到280 MHz的时钟输入引用（ REFCLK ）范围
从12.5兆赫到240兆赫。看
表1
详细频率的支持。标签的选择MULT [0：1 ]和
P [ 1:2 ]决定的1 ，2，4 ，或8的乘法值的CDCF5801A提供了几种掉电/
高阻抗模式，由引脚P0 ， STOPB和PWRDN选择。的另一个独特功能
CDCF5801A是高灵敏度的时钟输入引脚REFCLK和宽共模范围内通过改变
电压上的VDDREF销。的时钟信号输出CLKOUT和CLKOUTB可以独立使用，以
产生单端时钟信号。的CLKOUT / CLKOUTB输出也可以组合以生成一个
差分输出信号，适用于LVDS ， LVPECL或HSTL / SSTL信号。该CDCF5801A的特点
工作在-40 ℃的自由空气的温度，以85 ℃。
2
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终端功能
终奌站
名字
CLKOUT
CLKOUTB
DLYCTRL
号
2018
7
I / O
O
I
描述
输出CLK信号（低噪声CMOS ）互补输出CLK信号（低噪声CMOS ）
该引脚上的延误每个上升沿/前进了七百六十八分之一的CLKOUT / CLKOUTB信号
th
的
CLKOUT / CLKOUTB期（ 1.3 MUI） 。 （例如， 90度延迟或晋升人需要
提供192上升沿） 。看
表3中。
GND为VDDREF和VDDPD
GND为输出引脚（ CLKOUT ， CLKOUTB ）
GND为PLL
GND为相位矫正器，数字逻辑，以及输入，P [0 ：2] ， MULT [ 0：1] ， STOPB ， PWRDNB
I
I
控制是否输出CLK被延迟或提前相对于REFCLK 。看
表3中。
PLL倍频系数选择。看
表1中。
MULT [ 0 ： 1 ] = 10 ： × 16
MULT [ 0 ： 1 ] = 11 × 8
MULT [ 0 ： 1 ] = 00 ： 4 ×
MULT [ 0 ： 1 ] = 01 ： × 2
NC
P0
19
24
I
未连接;离开引脚悬空或连接到GND 。
模式控制引脚（见
表1）
0 - 正常运行
1 - 高阻输出和其它特殊设置
P1
23
I
后置分频器控制（见
表1）
P [ 1:2 ] = 11： DIV2
P [ 1:2 ] = 10 ： DIV4
P2
PwrDnB
13
12
I
P [ 1:2 ] = 01： DIV8
有源低功耗状态。 CLKOUT / CLKOUTB变低，见
表2）。
0 - IC在电源关闭
1 - 正常运行
REFCLK
STOPB
2
11
I
I
参考时钟输入
低电平有效输出功能停止， PLL和PA仍在运行， CLKOUT和CLKOUTB去直流值
上市
表2中。
0 - 输出禁用
1 - 正常运行
VDDO
VDDP
VDDPA
VDDPD
VDDref
16, 22
3
9
10
1
VDD为输出引脚（ CLKOUT ， CLKOUTB ）和断电电路
VDD为PLL和输入缓冲器
VDD为相位对准，数字逻辑，以及输入，P [0 ：2] ， MULT [ 0：1] ，并且STOPB
参考电压输入LEADLAG和DLYCTRL
参考电压REFCLK
GND
GNDO
GNDP
GNDPA
LEADLAG
MULT0
MULT1
5
17, 21
4
8
6
15
14
4
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表1.输入 - 输出设置
输入 - 输出
乘法比
8
4
输入
频率（MHz）
从
12.5
12.5
25
12.5
2
25
50
25
1
50
100
TO
35
39
70
39
78
140
78
156
240
产量
频率（MHz）
从
100
50
100
25
50
100
25
50
100
TO
280
156
280
78
156
280
78
156
240
预分频器
MULT0
1
1
1
1
1
0
1
0
0
X
MULT1
0
0
1
0
1
0
1
0
1
X
0
后置分频器
P0
P1
1
1
1
0
1
1
0
1
1
0
P2
1
0
1
1
0
1
1
0
1
0
正常工作
(1)
记
CLKOUT高阻抗
CLOUOTB高阻抗
CLKOUT =高
CLKOUTB =高
CLKOUT = P2
CLKOUTB = P2
X
X
1
0
1
操作特殊模式
X
X
1
X
(1)
有输入频率的一些重叠范围为1 ， 2乘法比率，和4。例如，在30的输入频率
兆赫四个瀑布两个12.5 39兆赫范围内的倍率和25至70 MHz范围内。在最好的设备操作
的情况下，如此，总是选择输入频率范围更靠近桌子的顶部。
PLL分频/ MULITPLIER选择
表2.掉电模式
状态
掉电
时钟停止
正常
PwrDnB
0
1
1
STOPB
X
0
1
CLKOUT和CLKOUTB
GNDO
V
O
，停止
SEE
表1
表3.可编程延迟和相位对齐
DLYCTR
每上升
边+
记
对于每32个边，有一个或两个
边为其相位定位不
更新该相位。因此， CLKOUT
相位不被更新为每32
nd
边缘。
在DLYCTRL针的频率应
总是等于或小于
频率LEADLAG引脚。
LEADLAG
HI
CLKOUT和CLKOUTB
超前一个步骤：
步长：在P七百六十八分之一的CLKOUT周期（ 1.3 MUI） [1 ： 2 ] = 11
1536分之1的CLKOUT周期（ 0.65 MUI）为P [ 1 ： 2 ] = 10
3072分之1的CLKOUT周期（ 0.325 MUI）为P [ 1 ： 2 ] = 01
延迟了一个步骤：
步长：在P七百六十八分之一的CLKOUT周期（ 1.3 MUI） [1 ： 2 ] = 11
1536分之1的CLKOUT周期（ 0.65 MUI）为P [ 1 ： 2 ] = 10
3072分之1的CLKOUT周期（ 0.325 MUI）为P [ 1 ： 2 ] = 01
每上升
边+
LO
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