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CDCF2509

3.3 -V锁相环时钟驱动器

SCAS624A - 1999年4月修订版1999年5月

设计符合PC133 SDRAM

注册的DIMM规范修订版0.9

扩频时钟兼容

工作频率25 MHz至140 MHz的

在66MHz的静态tPhase误差分布

133 MHz的是

±125

抖动（ CYC - CYC ）在66 MHz到133 MHz的是

| 70 | PS

可在塑料24引脚TSSOP

锁相环时钟分布

同步DRAM应用

分配一个时钟输入到一个银行

五和一银行四路输出的

独立的输出使能每路输出

银行

外部反馈（ FBIN ）端子用于

在输出同步的时钟

输入

片系列阻尼电阻器

无需外部RC网络所需

工作在3.3 V

PW包

（ TOP VIEW ）

AGND

1Y0

1Y1

1Y2

GND

1Y3

1Y4

FBOUT

CLK

2Y0

2Y1

GND

2Y2

2Y3

FBIN

描述

该CDCF2509是一款高性能，低偏移，低抖动锁相环（ PLL ）时钟驱动器。它使用一个锁相环

精确地对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）的输入信号。

它是专为与同步DRAM中使用而设计的。该CDCF2509工作在3.3 V V

。这也

提供集成的串联阻尼电阻器，使得它非常适合驱动点至点的负载。

五个输出四路输出一家银行一家银行，并提供CLK九低偏移，低抖动的副本。产量

信号的占空比被调整为50％，而与占空比的CLK 。输出每家银行已启用

或通过控制（ 1G和2G ）投入分别禁用。当对G输入为高电平时，输出开关在

相位和频率上与CLK ;当对G输入为低电平时，输出被禁止在逻辑低状态。

含锁相环与许多产品， CDCF2509不需要外部RC网络。环路滤波器

对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。

因为它是基于锁相环电路，所述CDCF2509需要一个稳定时间以达到锁相

反馈信号与参考信号。此稳定时间是必需的，下列功率和应用

一个固定频率，固定相的信号在CLK和以下任何改变PLL的参考或反馈

信号。该PLL可以通过捆扎AV绕过用于测试目的

到地面。

该CDCF2509的特点是操作从0° C至85°C 。

对于应用程序信息，请参阅应用报告

高速分布设计技术

CDC509/516/2509/2510/2516

（文献编号SLMA003 ）和

使用CDC2509A / 2510A PLL与传播

扩频时钟（ SSC ）

（文献编号SCAA039 ）。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1999年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

CDCF2509

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SCAS624A - 1999年4月修订版1999年5月

功能表

输入

CLK

(0:4)

输出

(0:3)

FBOUT

功能框图

1Y0

1Y1

1Y2

1Y3

1Y4

2Y0

2Y1

CLK

FBIN

AVCC

PLL

可选项

包

0 ° C至85°C

小尺寸

（ PW ）

CDCF2509PWR

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2Y2

2Y3

FBOUT

达拉斯，德克萨斯州75265

CDCF2509

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SCAS624A - 1999年4月修订版1999年5月

终端功能

终奌站

名字

号

TYPE

描述

时钟输入。 CLK提供时钟信号，以通过所述CDCF2509时钟驱动器进行分配。 CLK使用

以提供所述参考信号，以集成的PLL，它产生时钟输出信号。 CLK绝

有一个固定的次数，以便PLL获得相位锁定固定相。一旦电路通电

和一个有效CLK信号被施加，一个稳定时间为PLL相位锁定所需要的

反馈信号到它的参考信号。

反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须是硬连线的，以

FBOUT完成PLL 。该集成的PLL同步的CLK和FBIN使得存在名义上

CLK和FBIN之间的零相位误差。

输出组启用。 1G是输出使能输出端1Y （0 ：4）。当1G为低电平时，输出1Y （0： 4）是

禁止为逻辑低电平状态。当1G高，所有输出1Y （ 0 ： 4 ）已启用，切换的同时

频率CLK 。

输出组启用。 2G是输出使能输出端2Y （0 ：3）。当2G为低电平时，输出2Y （0： 3）的

禁止到逻辑低状态。当2G高，所有输出2Y （ 0 ： 3 ）已启用，切换的同时

频率CLK 。

反馈输出。 FBOUT专用于外部反馈。它的开关频率为相同的频率CLK 。

当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。 FBOUT有

集成的25 - Ω串联阻尼电阻。

时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （ 0 ： 4 ）通过启用

1G输入。这些输出可以通过拉高1G的控制输入被禁用为逻辑低电平状态。每

输出具有一个集成的25 - Ω串联阻尼电阻。

时钟输出。这些输出提供CLK的低偏移的副本。输出银行2Y （0： 3）是通过使

2G输入。这些输出可以通过拉高2G的控制输入被禁用为逻辑低电平状态。每

输出具有一个集成的25 - Ω串联阻尼电阻。

模拟电源。 AVCC提供了用于模拟电路的功率参考。此外， AVCC可以

用于绕过了PLL用于测试目的。当AVCC是绑在地上， PLL被旁路，

CLK被直接缓冲到该设备输出。

模拟地。 AGND为模拟电路的接地参考。

电源

地

CLK

FBIN

FBOUT

1Y (0:4)

3, 4, 5, 8, 9

2Y (0:3)

21, 20, 17, 16

AVCC

AGND

VCC

GND

2, 10, 15, 22

6, 7, 18, 19

动力

地

动力

地

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在工作自由空气的温度范围内绝对最大额定值（除非另有说明）

电源电压范围， AV

（见注1 ）。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 AV

＆ LT ; V

+0.7 V

电源电压范围，V

。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 -0.5 V至4.6 V

输入电压范围，V

（见注2 ）。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 -0.5V至6.5 V

电压范围的高或低状态适用于任何输出，

（见注2和3）。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 -0.5 V到V

+ 0.5 V

输入钳位电流，I

＆ LT ; 0）。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 -50毫安

输出钳位电流，I

＆ LT ; 0或V

＆ GT ; V

) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

±50

连续输出电流，I

= 0至V

) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

±50

连续电流通过每个V

或GND 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

±100

在T最大功耗

= 55 ° C（在静止空气中）（见注4 ）。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 0.7 W

存储温度范围，T

英镑

。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 -65 ℃150 ℃的

超出“绝对最大额定值”列出的强调可能会造成永久性损坏设备。这些压力额定值只，和

该设备在这些或超出下标明的任何其他条件的功能操作“推荐工作条件”不

暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。

注： 1， AVCC

不得

超过VCC 。

2.如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。

3.该值被限制在4.6V的最大。

4.最大的封装功耗使用150 ° C的结温为750密耳的电路板走线的长度来计算。

欲了解更多信息，请参阅

封装的热考虑

应用笔记中

ABT先进的BiCMOS技术数据

书，

文献编号SCBD002 。

推荐工作条件（见注5 ）

民

VCC ， AVCC电源电压

VIH

高电平输入电压

VIL

IOH

IOL

低电平输入电压

输入电压

高电平输出电流

低电平输出电流

0.8

VCC

–12

最大

3.6

单位

°C

工作自由空气的温度

注5 ：未使用的输入必须保持高电平或低电平，以防止它们飘浮。

时序要求在推荐的电源电压范围和工作的自由空气

温度

民

FCLK

时钟频率

输入时钟的占空比

稳定时间

40%

最大

140

60%

单位

兆赫

以获得其反馈信号的相位锁定到其基准信号所需的集成PLL电路的时间。为获得相位锁定到一个

固定频率，固定相位基准信号必须存在于CLK 。直到获得相位锁定，规格为传播延迟，歪斜，

和开关特性表中给定的抖动参数不适用。此参数不适用于根据输入的调制

SSC的应用。

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电气特性在推荐工作的自由空气的温度范围内（除非

另有说明）

参数

VIK

VOH

输入钳位电压

高电平输出电压

测试条件

II = -18毫安

IOH = -100

IOH = -12毫安

IOH = - 6毫安

IOL = 100

IOL = 12毫安

IOL = 6毫安

VO = 1 V

IOH

高电平输出电流

VO = 1.65 V

VO = 3.135 V

VO = 1.95 V

VO = 1.65 V

VO = 0.4 V

VI = VCC或GND

VI = VCC或GND ，

输出：低或高

IO = 0，

VCC ， AVCC

MIN到MAX

3.135 V

3.3 V

3.465 V

3.135 V

3.3 V

3.465 V

3.6 V

3.3 V至3.6 V

3.3 V

±5

500

–32

–36

–12

民

VCC–0.2

2.1

2.4

0.2

0.8

0.55

TYP

最大

–1.2

单位

VOL

低电平输出电压

IOL

ICC§

低电平输出电流

输入电流

电源电流

改变电源电流

输入电容

一个输入在VCC - 0.6 V，

在VCC和GND的其他投入

VI = VCC或GND

VO = VCC或GND

输出电容

3.3 V

对于显示为MIN和MAX的条件下，使用推荐的工作条件下，指定相应的值。

§有关IC卡的AVCC的，和ICC与频率（见图8和9）。

开关特性在推荐的电源电压范围和工作的自由空气

温度，C

= 25 pF的（见注6和图1和图2 ）

参数

相位误差时间 - 静态（归一化）

（见图3 - 6）

TSK （ O）

输出偏移时间

相位误差时间 - 抖动（见注7 ）

抖动（周期循环）

（周期循环）

（参见图7 ）

占空比

上升时间（见注8和9）

下降时间（见注8和9）

从

（ INPUT） /条件

CLKIN ↑ = 66 MHz的to133兆赫

任何Y或FBOUT

CLKIN = 66 MHz到133 MHz的

CLKIN = 100 MHz至133 MHz的

F（ CLKIN > 60兆赫）

VO = 1.2 V至1.8 V ，

IBIS仿真

VO = 1.2 V至1.8 V ，

IBIS仿真

（输出）

FBIN ↑

任何Y或FBOUT

45%

2.5

–50

|70|

|65|

55%

V / ns的

VCC ， AVCC = 3.3 V

0.3 V

民

–125

典型值

最大

125

200

单位

这些参数未经过生产测试。

§在TSK （O ）规范仅适用于所有输出的负载相等。

注释： 6.规范在此表中的参数仅适用后的任何合适的稳定时间后。

7，每台PC的DRAM SPEC计算（ tphase误差，静态 - 抖动（周期到周期））。

8.这相当于0.8纳秒/ 2.5纳秒和0.8纳秒/ 2.7纳秒到标准500

30 pF负载为04 V至2 V输出摆幅

根据PC SDRAM DIMM注册设计支持文档，如图20和表13 9 64 MB DIMM配置。

Intel是Intel Corporation的注册商标。

PC SDRAM DIMM寄存器设计支持文件是由英特尔公司出版。

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