【CDCE925CDCEL925www.ti.comSCAS847F - 2007年7月 - 修订20】,IC型号CDCEL925PW,CDCEL925PW PDF资料,CDCEL925PW经销商,ic,电子元器件-51电子网

CDCE925

CDCEL925

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SCAS847F - 2007年7月 - 修订2010年3月

采用1.8 V， 2.5 V和3.3 V可编程2 -PLL VCXO时钟合成器

LVCMOS输出

检查样品：

CDCE925 ， CDCEL925

特点

可编程时钟发生器的会员

家庭

- CDCE913 / CDCEL913 ： 1 - PLL ， 3输出

–

CDCE925 / CDCEL925 ： 2 - PLL ， 5输出

- CDCE937 / CDCEL937 ： 3 -PLL ， 7输出

- CDCE949 / CDCEL949 ： 4 -PLL ， 9输出

灵活的时钟驱动器

- 三种用户自定义控制输入

[ S0 / S1 / S2 ]例如， SSC选择，频率

开关，输出使能或关闭电源

- 可编程SSC调制

- 启用0 -PPM时钟发生器

- 产生共同的时钟频率

使用德州仪器的DaVinci ，

OMAP ， DSP的

- 生成高度精确的时钟为

视频，音频， USB ， IEEE1394 ， RFID ，

蓝牙，无线局域网，以太网和GPS

在系统可编程和EEPROM

- 串行可编程挥发性注册

- 非易失性EEPROM来存储客户

环境

234

灵活的输入时钟概念

- 外部晶振： 8 MHz至32 MHz的

- 片上VCXO ：拉动范围± 150 ppm的

- 单端LVCMOS高达160 MHz的

可选的输出频率高达230 MHz的

低噪声PLL内核

- PLL环路滤波器元件集成

- 低周期抖动（典型值60 PS）

1.8 V器件电源

单独的输出电源引脚

- CDCE925 ： 3.3 V和2.5 V

- CDCEL925 ： 1.8 V

温度范围：-40 ° C至85°C

包装采用TSSOP

为了方便开发和编程工具包

PLL设计和编程（ TI Pro的时钟）

应用

D- TV，STB ， IP -STB ， DVD播放器， DVD刻录机，

打印机

VDD

VCTR

GND

VDDOUT

CMOS

晶体或

时钟输入

VCXO

LVCMOS

PLL1

EEPROM

程序设计

和

控制寄存器

与SSC

CMOS

S2 / S1 / S0或

SDA

/ SCL

分频器

和

产量

控制

CMOS

PLL2

与SSC

CMOS

鑫/ CLK

VDD

VCTR

GND

VDDOUT

XOUT

S1/SDA

S2/SCL

GND

VDDOUT

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

达芬奇， OMAP ，亲时钟是德州仪器的商标。

Bluetooth是Bluetooth SIG的商标。

以太网是Xerox Corporattion的商标。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

CDCE925

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这个集成电路可以被ESD损坏。德州仪器建议所有集成电路与处理

适当的预防措施。如果不遵守正确的操作和安装程序，可以造成损坏。

ESD损害的范围可以从细微的性能下降，完成设备故障。精密集成电路可能会更

容易受到伤害，因为很小的参数变化可能导致设备不能满足其公布的规格。

描述

该CDCE925和CDCEL925是模块化的，基于PLL的低成本，高性能，可编程时钟

合成器，乘法器和除法器。它们产生高达从单个输入频率5输出时钟。每

输出可在系统编程的任何时钟频率高达230 MHz的，最多两个独立

配置PLL 。

该CDCx925有单独的输出电源引脚，V

DDOUT

，这是1.8 V的CDCEL925和2.5 V至3.3 V的

CDCE925.

输入接受外部晶振或LVCMOS时钟信号。万一一个晶体的输入，一个片上负载

电容足以满足大多数应用。负载电容值的可编程范围为0 pF到20 pF的。

此外，片上的VCXO是可选择的，它允许到外部的输出频率的同步

控制信号，即， PWM信号。

深的M / N分频器比率允许一代的零ppm的音频/视频，网络（WLAN ，蓝牙，

以太网，全球定位系统）或接口（ USB，IEEE1394 ，记忆棒），从27 MHz参考输入频率的时钟，对

例子。

所有的PLL支持SSC （扩频时钟）。 SSC可以是中心扩频或向下蔓延时钟是

一种常用的技术，以减少电磁干扰（EMI）。

基于PLL频率和分频器设置，内部环路滤波器元件的自动

调整，以达到高稳定和每一个PLL的最佳抖动转移特性。

该器件支持的非易失性EEPROM编程设备中的应用程序的轻松定制。它

预设为出厂默认配置，并且可被重新编程到不同的应用程序配置

之前它进入到PCB或重新编程，通过在系统编程。所有的设备设置可编程

通过SDA / SCL总线， 2线串行接口。

三，自由可编程控制输入， S0，S1和S2 ，可以用于选择不同的频率，或者改变

SSC设置降低EMI ，或者像其他的输出控制功能，禁用低，输出三态，功率下降，

PLL旁路等）。

该CDCx925工作在1.8 V环境。它工作在-40 ° C至85°C的温度范围内。

终端功能的CDCE925 ， CDCEL925

终奌站

名字

Y1, Y2, ... Y5

鑫/ CLK

XOUT

CTRL

DDOUT

GND

SDA/S1

SCL/S2

号

7, 8, 10, 11, 13

6, 9

5, 12

I / O

动力

地

I / O或I

LVCMOS输出

晶体振荡器输入或LVCMOS时钟输入（通过SDA / SCL总线可选）

晶体振荡器的输出（悬空或不使用时拉）

VCXO控制电压（悬空或不使用时拉）

该设备1.8 V电源

CDCEL925 ：

1.8 V电源所有输出

CDCE925 ：

3.3 V或2.5 V电源所有输出

地

用户可编程控制输入S0 ; LVCMOS输入;内部上拉

SDA ：

双向串行数据输入/输出（缺省配置）， LVCMOS ;国内

上拉;或

S1:

用户可编程控制输入; LVCMOS输入;内部上拉

SCL ：

串行时钟输入（默认配置）， LVCMOS ;内部上拉或

S2:

用户可编程控制输入; LVCMOS输入;内部上拉

描述

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功能框图CDCE925 ， CDCEL925

V DD

VCTR

鑫/ CLK

VCXO

LVCMOS

输入时钟

GND

V DDOUT

Pdiv1

10-Bit

CMOS

PLL 1

与SSC

MUX1

Pdiv2

7-Bit

XOUT

EEPROM

S1/SDA

S2/SCL

程序设计

和

SDA / SCL

CMOS

Pdiv3

PLL旁路

7-Bit

CMOS

PLL 2

与SSC

PLL旁路

Pdiv4

MUX2

7-Bit

CMOS

Pdiv5

7-Bit

CMOS

绝对最大额定值

在工作自由空气的温度范围内（除非另有说明）

(1)

价值

英镑

(1)

(2)

(3)

电源电压范围

输入电压范围

(2)

输出电压范围

(3)

(2)

单位

°C

-0.5 2.5

-0.5到V

+ 0.5

-0.5到V

+ 0.5

-65到150

125

输入电流（V

< 0 ，V

＆ GT ; V

)

连续输出电流

存储温度范围

最高结温

强调超越那些在列

绝对最大额定值

可能对器件造成永久性损坏。这些压力额定值

该设备在这些或超出下标明的任何其他条件，仅及功能操作

推荐工作

条件

是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。

如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。

SDA和SCL可以到3.6V的推荐工作条件表中说明。

封装热阻的TSSOP （ PW ）封装

(1)

在工作自由空气的温度范围内（除非另有说明）

参数

气流

（ LFM ）

150

热阻结到环境

200

250

500

QJT

QJB

(1)

热阻结到外壳

热阻结到董事会

热阻结到顶部

热阻结到下

—

TSSOP16

° C / W

101

1.0

封装的热阻抗的计算按照JESD 51 JEDEC2S2P （高K板）。

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推荐工作条件

民

DDOUT

我（脱粒）

我（多个）

我（CLK）

器件的电源电压

输出YX电源电压CDCE925

输出YX电源电压CDCEL925

低电平输入电压LVCMOS

高电平输入电压LVCMOS

输入电压阈值LVCMOS

输入电压范围为S0

输入电压范围S1，S2， SDA，SCL ; V

（ Ithresh ）

= 0.5 V

输入电压范围CLK

输出电流（ V

DDOUT

= 3.3 V)

输出电流（ V

DDOUT

= 2.5 V)

输出电流（ V

DDOUT

= 1.8 V)

输出负载LVCMOS

工作自由空气的温度

–40

0.7 V

0.5 V

1.9

3.6

1.9

±12

±10

±8

°C

1.7

2.3

1.7

喃

1.8

最大

1.9

3.6

1.9

0.3 V

单位

推荐的石英/ VCXO规格

(1)

民

XTAL

ESR

CTRL

(1)

(2)

晶振输入频率范围（基本模式）

等效串联电阻

牵引范围（0V

≤

CTRL

≤

1.8 V)

(2)

频率控制电压

Pullability比

片上，在XIN和XOUT负载电容

±120

±150

220

喃

最大

100

单位

兆赫

PPM

有关VCXO配置，推荐水晶的详细信息，请参阅申请报告（ SCAA085 ）。

牵引范围取决于晶型，片上晶体负载电容和PCB杂散电容;最小的牵引范围± 120 ppm的

适用于晶体中的申请报告（ SCAA085 ）上市。

EEPROM规格

民

EEcyc

EEret

EEPROM的编程周期

数据保留

100

典型值

1000

最大

单位

周期

岁月

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时序要求

在电源电压，负载和工作的自由空气的温度范围内推荐

民

CLK_IN要求

CLK

/ t

税

CLK

LVCMOS时钟输入频率

PLL旁路模式

PLL模式

40%

标准

模式

民

SDA / SCL时序要求（见

图12）

SCL

SU （ START）

H（ START）

W（ SCLL ）

W（ SCLH ）

H（ SDA ）

SU（ SDA ）

SU（ STOP）

公共汽车

SCL时钟频率

启动安装程序时（ SCL ，SDA前低至高）

开始保持时间（ SDA后低SCL为低电平）

SCL为低电平脉冲持续时间

SCL高电平脉冲持续时间

SDA保持时间（ SDA后SCL为低电平有效）

SDA建立时间

SCL / SDA输入上升时间

SCL / SDA输入下降时间

停止建立时间

一个停止和启动条件之间的总线空闲时间

4.7

250

1000

300

0.6

1.3

3.45

100

0.6

1.3

0.6

100

300

0.9

400

千赫

最大

160

60%

快

模式

民

最大

兆赫

喃

最大

单位

上升和下降时间的CLK信号（20％至80％）

在V占空比CLK

/ 2

单位

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