CDCE62005

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SCAS862 - 2008年11月

5分/ 10路输出时钟发生器/抖动消除器

具有集成双路VCO的

1

特点

频率合成器， PLL / VCO和

部分集成环路滤波器。

完全可配置的输出，包括

频率，输出格式和输出偏斜。

智能输入多路复用器自动

一间三参考开关

输入。

多种控制模式包括钟

通过水晶， SERDES启动模式的产生，

抖动清洗和振荡器保持模式

集成的EEPROM器件确定

配置在电

优异的抖动性能

集成的频率合成器，包括

PLL ， VCO的多，和环路滤波器：

- 完全可编程便于阶段

噪声性能优化启用

抖动消除器模式。

- 可编程的电荷泵增益和

环路滤波器的设置

- 独特的双VCO结构支持

宽调谐范围1.750 GHz的- 2.356 GHz的

通用输出模块最多支持5

差分， 10单端或组合

差分或单端：

- 1皮秒的RMS （10千赫到20兆赫）输出抖动

性能

- 低输出相位噪声： -130 dBc的/ Hz的1

MHz偏移，女

c

= 491.52兆赫

- 输出频率范围从4.25 MHz到

在合成模式1.175 GHz的

- 在扇出输出频率高达1.5 GHz的

模式

- LVPECL ， LVDS ， LVCMOS ，并特别高

输出摆幅模式

- 独立输出分频器支持

从1-80分频比

(1)

- 独立粗偏移控制所有

输出

非连续值的支持。

灵活的输入，智能创新

复用器特点：

- 两个通用差分输入接受

频率高达1500 MHz的（ LVPECL ） ， 800

兆赫（ LVDS ） ，或250兆赫（ LVCMOS ） 。

- 一个辅助输入接受单端

时钟源或晶体。辅助输入

接受晶体中的2兆赫-42的范围

兆赫或LVCMOS输入高达75 MHz的。

- 时钟发生器模式下使用晶振输入。

- 智能输入多路复用器可以配置

自动切换之间最高

优先级时钟源可允许

对于故障安全操作和保持

模式。

典型功耗1.7W

（见

表44 ）

在3.3V

集成的EEPROM存储默认设置;

因此，该器件可在上电时

众所周知，预定义状态。

提供采用QFN -48封装

ESD保护超过2kV的HBM

工业温度范围-40° C至85°C

应用

数据转换器和数据聚合时钟

无线基础设施

交换机和路由器

医疗电子

军事和航空航天

产业

时钟发生器和抖动清洗

(1)

1

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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描述

该CDCE62005是一个高性能的时钟发生器和分配器，具有低输出抖动，高度

通过SPI接口可配置和可编程的启动片上EEPROM确定的模式。

特别设计用于计时的数据转换器和高速数字信号， CDCE62005实现抖动

性能远低于1皮秒RMS

(1)

。它集成了一个合成器模块与部分集成环路滤波器，

时钟分配块包括可编程的输出格式，并且输入块采用了一种全新的智能

多路复用器。时钟分配块包括可被配置为5个可单独编程输出

提供的输出格式（ LVPECL ， LVDS ， LVCMOS ），不同的组合。每个输出也可以是

编程以一种独特的输出频率（范围从800千赫兹到1.5千兆赫

(2)

），并通过一偏斜关系

可编程延迟模块。如果所有的输出都配置在单端模式（如LVCMOS ） ，该CDCE62005

达10输出的支持。每个输出可以选择四种时钟源来调节和分配，包括

任何三个时钟输入或频率合成器的输出。的输入数据块包括两个万向

其支持的频率高达500兆赫和辅助单端输入，可以是差分输入

连接到一个CMOS电平的时钟或配置为经由连接到外部晶体板上振荡器块。

智能输入多路复用器具有操作，手动和自动两种模式。在手动模式中，用户

选择通过SPI接口的合成器基准。在自动模式下，输入多路转换器将自动

优先级最高输入时钟可供之间进行选择。

数据

DSP

SERDES

清洗时钟

恢复时钟

CDCE62005

DSP时钟

ADC时钟

ADC时钟

DAC时钟

图1. CDCE62005应用实例

设备信息

(1)

(2)

10千赫至20兆赫的集成带宽。

频率范围依赖于选择的工作模式和输出格式。

2

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包

该CDCE62005封装在一个48引脚塑料四方扁平封装并带有用于增强底部散热垫

散热。德州仪器（TI）封装标识为：

罗格列酮（ S- PQFP - N48 ）

36

25

37

24

顶视图

达不到规模

48

13

1

12

图2. 48引脚QFN封装外形

引脚功能

针

名字

VCC_OUT

QFN

8, 11,

18, 21,

26, 29,

32

15

5

39, 42

34, 35

47

1

44

36

PAD

22

25

TYPE

动力

3.3V电源的输出缓冲器

描述

VCC_AUXOUT

VCC1_PLL

VCC2_PLL

VCC_VCO

VCC_IN_PRI

VCC_IN_SEC

VCC_AUXIN

GND_VCO

GND

SPI_MISO

SPI_LE

动力

3.3V到电源的电路AUX_OUT

A.电源3.3V PLL供电电压PLL电路。 （过滤必填）

A.电源3.3V PLL供电电压PLL电路。 （过滤必填）

A.电源3.3V VCO输入缓冲器和电路的电源电压。 （过滤必填）

A.电源3.3V参考输入缓冲电路和电源电压。

A.电源3.3V参考输入缓冲电路和电源电压。

A.电源3.3V晶振输入电路。

地

地

OD

I

地连接到VCO地面。 （ VCO_GND接地短路）

地面上的散热片。看到布局的建议

在SPI模式下它是一个开漏输出，并将其作为主入从出作为串行

控制数据输出到CDCE62005 。

LVCMOS输入，控制锁存使能串行编程接口（ SPI ） ，具有滞后的

SPI模式。输入内部有一个150 kΩ的上拉电阻，如果悬空，则默认为

逻辑电平“1”。

LVCMOS输入，串行控制时钟输入SPI总线接口，具有滞后性。该输入具有

内置150 kΩ的上拉电阻，如果悬空，则默认为逻辑电平“ 1 ” 。

LVCMOS输入，主出从入的串行控制数据输入到

CDCE62005

SPI总线

界面。输入内部有一个150 kΩ的上拉电阻，如果悬空，则默认为逻辑

电平“1”。

该引脚应接高电平或悬空。

SPI_CLK

SPI_MOSI

24

23

I

I

TEST_MODE

33

I

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3

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引脚功能（续）

针

名字

REF_SEL

QFN

31

TYPE

I

描述

如果自动参考选择模式关闭此引脚用作外部输入参考电压选择引脚;

该REF_SEL信号选择两个输入时钟1 ：

REF_SEL [1]： PRI_IN选择; REF_SEL [0]： SEC_IN选择;

输入内部有一个150 kΩ的上拉电阻，如果悬空，则默认为逻辑电平“ 1 ” 。

如果自动参考选择模式在该引脚上没有使用。

低电平有效。省电模式可通过此引脚被激活。看

表14

了解更多详情。该

输入有一个内部150 kΩ的上拉电阻，如果悬空，则默认为逻辑电平“ 1 ” 。

SPI_LE必须是高电平，以便POWER_DOWN信号的上升沿来加载EEPROM中。

低电平有效。同步模式下，可以通过此引脚被激活。看

表14

了解更多详情。该输入具有

内置150 kΩ的，如果上拉电阻悬空，则默认为逻辑电平“ 1 ” 。

辅助输入是单端输入，包括一个板上振荡器电路，使得晶体可

进行连接。

可通过SPI接口进行编程辅助输出LVCMOS电平被输出2驱动

或输出3 。

通用输入缓冲器（ LVPECL ， LVDS ， LVCMOS ）积极投入为主要参考时钟，

通用输入缓冲器（ LVPECL ， LVDS）的负输入端的主参考时钟。在箱子

LVCMOS信号接地此引脚。

通用输入缓冲器（ LVPECL ， LVDS ， LVCMOS ）积极投入为辅助参考

时钟，

通用输入缓冲器（ LVPECL ， LVDS ， ），负输入端为辅助参考时钟。在

案例LVCMOS信号接地此引脚。

模拟测试点使用了TI内部测试。下拉到GND通过一个1kΩs电阻。

电容内部稳压器。连接到一个10uF的电容（ Y5V ）

电容内部稳压器。连接到一个10uF的电容（ Y5V ）

电容内部的终止电压。连接到一个1uF的电容（ Y5V ）

外部环路滤波器输入正

外部环路滤波器输入负。

输出，用于指示PLL锁定状态。看

图36 。

的主要成果

CDCE62005

是用户可定义的和可高达5的任一组合

LVPECL输出，5个LVDS输出或10个LVCMOS输出。该输出是通过可选择的

SPI接口。上电时设置EEPROM配置。

掉电

12

I

SYNC

AUX IN

AUX出

PRI REF +

PRI REF-

SEC REF +

SEC REF-

TESTOUTA

REG_CAP1

REG_CAP2

VBB

EXT_LFP

EXT_LFN

PLL_LOCK

U0P ： U0N

U1P ： U1N ：

U2P ： U2N

U3P ： U3N

U4P ： U4N

14

43

13

45

46

3

2

30

4

38

48

40

41

37

27, 28

19, 20

16,17

9, 10

6, 7

I

I

O

I

I

I

I

类似物

类似物

类似物

类似物

类似物

类似物

AI / O

O

4

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功能说明

PRI_IN

产量

分频器0

SEC_IN

/ 1 ： / 2 ：成为HiZ

/ 1 ： / 2 ：成为HiZ

XTAL /

AUX_IN

EXT_LFP

EXT_LFN

产量

2分

参考

分频器

产量

分频器1

U0P

U0N

U1P

U1N

U2P

U2N

输入

分频器

反馈

Divder

PFD /

CP

预分频器

产量

3分

U3P

U3N

产量

4分

REF_SELECT

/ POWER_DOWN

/ SYNC

SPI_LE

SPI_CLK

SPI_MISO

SPI_MOSI

U4P

U4N

接口

＆放大器;

控制

EEPROM

AUX

OUT

图3. CDCE62005框图

该CDCE62005包括四个主要模块：接口和控制块，所述输入数据块，输出

块，并把合成块。为了确定哪些设置适用于任何特定

的输入/输出频率组合，这些块中的一个基本的了解是必要的。的接口和

控制模块决定了CDCE62005的上电时根据板上的内容的状态

EEPROM 。除了对EEPROM ， SPI端口可通过直接写入配置CDCE62005

到设备上电后寄存器。输入块选择的3个输入端口中的哪一个可用于用

由合成器模块和缓冲区所有的时钟输入。输出模块提供了五个独立的时钟通道

是完全可编程和可配置的选择和条件之一，四个内部时钟源。该

合成块乘法和过滤器的输入时钟由输入模块选择。

注意：

该数据表的这部分提供的功能的高层次描述

CDCE62005为了解其功能的目的。的完整描述

设备寄存器和I / O ，请参考设备配置部分。

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