CDCDLP223
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SCAS836 - 2006年12月
3.3 V时钟合成器的DLP 系统
特点
高性能时钟合成器
使用20 MHz晶振输入产生
多路输出频率
集成负载电容为20 MHz的
振荡器降低了系统成本
所有的PLL环路滤波器元件
集成
产生以下几种时钟：
- REF CLK 20兆赫（缓冲）
- 徐挖CLK 100 MHz的SSC
- DMD CLK 200400 MHz的可选
SSC
非常低周期抖动特性：
–
±100
PS在20 MHz输出
–
±75
ps的在100兆赫和200-400兆赫
输出
包括扩频时钟（ SSC ） ，
唐氏价差100 MHz和中心
价差200-400兆赫
HCLK差分输出为100 MHz的
和200-400 MHz时钟
工作于3.3 V单电源
包装TSSOP20
其特点为工业级温度
范围-40° C至85°C
ESD保护超过JESD22
2000 -V人体模型（ A114 -C ） -
MIL -STD -883方法3015
XIN
XOUT
VSS
VDD
20MHZ
VSS
EN
IDO
SDATA
SCLK
CDCDLP223引脚分配
1
2
3
4
5
6
7
8
9
10
TSSOP 20
20
19
18
17
16
15
14
13
12
11
IREF
VDD
100MHZ
100MHZ
VSS
VSS
300MHZ
300MHZ
VSS
VDD
在100兆赫的HCLK输出提供参考
时钟的XDR时钟发生器（ CDCD5704 ） 。
扩频时钟0.5 ％下降蔓延，
这减少了电磁干扰（EMI） ，
在默认配置被应用。该
扩频时钟（ SSC）的导通和关断
通过串行控制接口。
在300 MHz的HCLK的输出提供了一个200-400兆赫
时钟信号对所述的DLP的DMD的控制逻辑
控制ASIC 。在20 MHz的步频的选择
可以通过串行控制接口。
扩频时钟与
±1.0%
or
±1.5%
中心传播被应用，其可以通过禁用
串行控制接口
该CDCDLP223设有故障安全启动电路，
这使锁相环只有当一个足够供
施加电压和稳定的振荡被输送
从晶体振荡器。晶后启动
时间和PLL的稳定时间，所有的输出都
准备使用。
该CDCDLP223工作从单一的3.3V电源
其特征是工作在-40 ° C至
85°C.
典型应用
中央时钟发生器DLP 系统
描述
该CDCDLP223是一个基于PLL的高性能
这是对DLP使用而优化的时钟合成器
系统。它采用了20 MHz的晶振来产生
基频和派生的频率
为100 MHz的HCLK和300 MHz的HCLK
输出。另外， CDCDLP223产生
在20 MHz晶体振荡器的缓冲副本
频率为20 MHz的输出端。
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有 2006年，德州仪器
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功能框图
XOUT
水晶
振荡器
20兆赫
20兆赫
LVTTL
XIN
100兆赫
SSC PLL 1
OUT = 100兆赫
-0.5 ％ SSC
HCLK了
VDD
150千瓦
EN
SCLK
2线串行
接口
控制
逻辑
SSC PLL 2
OUT = 200-400兆赫
± 1.0％和
± 1.5 ％ SSC
300兆赫
HCLK了
IREF
VDD
150千瓦
SDATA
IDO
VDD
VSS
终端功能
终奌站
XIN
XOUT
SDATA
SCLK
20兆赫
100兆赫
100兆赫
300兆赫
300兆赫
VDD
VSS
IREF
EN
IDO
针
1
2
9
10
5
18
17
14
13
4,11,19
3,6,12,15,16
20
7
8
TYPE
I
O
I / O漏极开路
LVTTL
HCLK
HCLK
HCLK
HCLK
动力
地
描述
晶体振荡器输入端并联谐振20 MHz的晶振
晶体振荡器输出的并联谐振20 MHz的晶振
数据I / O， 2线串行接口控制器，内部1 MΩ的上拉
时钟输出， 20兆赫（来自晶体振荡器的输出缓冲）
时钟输出的XDR时钟发生器
时钟输出的XDR时钟发生器
时钟输出的DMD系统
时钟输出的DMD系统
3.3 V电源
地
输出使能， 20兆赫， 100 MHz和200-400 MHz的输出， 150 kΩ的上拉，默认值=
逻辑高
台2线串行接口ID地址位A0 ， 150 kΩ的上拉电阻，默认值=逻辑
高
我接口时钟的时钟输入， 2线串行接口控制器，内部1 MΩ的上拉
REF
到GND引脚IREF为HCLK输出驱动电流偏置
我LVTTL
我LVTTL
表1 EN引脚（ 20兆赫， 100兆赫和300兆赫的时钟）
EN引脚
1
0
描述
所有HCLK输出和20 - MHz的输出启用，详细的设备配置是通过2线串行接口确定
设置。
所有HCLK = TRUE的Hi- Z，两个PLL断电和高阻和晶体振荡器20 MHz的输出禁用， EN覆盖
2线串行接口设置。
2
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绝对最大额定值
在工作自由空气的温度范围内（除非另有说明）
V
DD
V
I
V
O
I
O
TSTG
(1)
(2)
电源电压范围
输入电压
范围
(2)
输出电压范围
(2)
输入电流（V
I
< 0 ，V
I
＆ GT ; V
DD
)
连续输出电流
存储温度范围
(1)
价值
-0.5到4.6
-0.5 VDD + 0.5
-0.5 VDD + 0.5
±20
±17.5
-65到150
单位
V
V
V
mA
mA
°C
强调超越那些在列
绝对最大额定值
可能对器件造成永久性损坏。这些压力额定值
只和功能在这些或任何其他条件超出下所指示的设备的操作
推荐工作
条件
是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。
封装的热阻抗TSSOP20封装
(1)
气流（ LFM ）
0
150
250
500
(1)
θ
JA
（ ° C / W）
83.0
77.9
75.4
71.4
θ
JC
（ ° C / W）
32
–
–
–
θ
JB
（ ° C / W）
54
–
–
–
Ψ
JT
（ ° C / W）
0.25
封装的热阻抗的计算按照JESD 51 JEDEC2S2P （高k
板） 。
推荐工作条件
民
T
A
V
DD
V
IH
V
IL
V
IL
V
I
V
IH
I
OH
I
OL
I
OH
I
OL
t
PU
工作自由空气的温度
电源电压
高电平输入电压SDATA和SCLK
低电平输入电压SDATA和SCLK
低电平输入电压LVTTL
脱粒输入电压阈值LVTTL
高电平输入电压LVTTL
高电平输出电流LVTTL
低电平输出电流LVTTL
高电平输出电流HCLK / HCLK
低电平输出电流HCLK / HCLK
上电时间为所有VDDS达到指定的最低电压（电源斜坡必须
单调）
0.05
2.0
–8
8
–20
0
500
1.40
-40
3.0
0.7
×
V
DD
–0.15
3.3
喃
最大
85
3.6
V
DD
0.3
×
V
DD
0.8
单位
°C
V
V
V
V
V
V
mA
mA
mA
mA
ms
推荐水晶规格
(1)
民
f
XTAL
ESR
P
DRIVE
C
L
(1)
晶振输入频率（基波）
等效串联电阻
最大承受功率（驱动电平）
负载电容
见DLP 控制ASIC DDP2230数据表的附加要求。
100
20
喃
20
100
最大
单位
兆赫
W
pF
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时序要求
(1)
在电源电压，负载推荐范围和经营自由空气温度
参数
XIN ， XOUT要求
f
XIN
连接到XIN ， XOUT ，用C晶体频率
L
= 20 pF的（ 2
×
40 pF）的管芯上
电容
SCLK频率
开始保持时间（见
图1）
SCLK低脉冲持续时间（见
图1）
SCLK高脉冲持续时间（见
图1）
启动安装程序时（见
图1）
SDATA保持时间（见
图1）
SDATA建立时间（见
图1）
SCLK / SDATA输入上升时间（见
图1）
SCLK / SDATA输入下降时间（见
图1）
停止建立时间（见
图1）
总线空闲时间
SCLK频率
开始保持时间（见
图1）
SCLK低脉冲持续时间（见
图1）
SCLK高脉冲持续时间（见
图1）
启动安装程序时（见
图1）
SDATA保持时间（见
图1）
SDATA建立时间（见
图1）
SCLK / SDATA输入上升时间（见
图1）
SCLK / SDATA输入下降时间（见
图1）
停止建立时间（见
图1）
总线空闲时间
4.0
4.7
0
0.6
1.3
0.6
0.6
0
100
20
20
0.6
1.3
300
300
0.9
400
0
4.0
4.7
4.0
4.7
0
250
1000
300
3.45
20
兆赫
民
TYP MAX
单位
2线串行接口要求标准模式
f
SCLK
t
H（ START）
t
W（ SCLL ）
t
W（ SCLH ）
t
SU （ START）
t
H（ SDATA ）
t
SU （ SDATA ）
t
R（ SDATA ）
t
F（ SDATA ）
t
SU（ STOP）
t
公共汽车
f
SCLK
t
H（ START）
t
W（ SCLL ）
t
W（ SCLH ）
t
SU （ START）
t
H（ SDATA ）
t
SU（ DATA）的
t
R（ SDATA ）
t
F（ SDATA ）
t
SU（ STOP）
t
公共汽车
(1)
100
千赫
s
s
s
s
s
ns
ns
ns
s
s
千赫
s
s
s
s
s
ns
ns
ns
s
s
2线串行接口要求快速模式
在发送模式的CDCDLP223 2线串行接口，同时满足我
2
C和SMBus的
成立时间
t
su
和
保持时间
t
h
要求。
4
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