【CDC960200 MHz的时钟合成器/驱动器扩频能力建设与设备控制接口SCAS675 - 2002】,IC型号CDC960DL,CDC960DL PDF资料,CDC960DL经销商,ic,电子元器件-51电子网

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

D

产生时钟，用于AMD- K8 Clawhammer

D

桌面系统

采用14.318 MHz的晶振输入到

产生多路输出频率

包括扩频时钟（ SSC ），

0.5 ％ Downspread ，从而降低EMI

电源管理控制终端

SMBus串行接口提供输出

启用和控制

低输出偏移和低抖动的时钟

分配

工作于3.3 V单电源

产生以下几种时钟：

- 2个CPU （ 3.3 V ， 180 °相移对，

200/166/133/100 MHz的）

- 6个PCI （ 3.3 V ， 33兆赫）

- 1 PCI_F （ 3.3 V ， 33兆赫）

- 3 REF （ 3.3 V ， 14.318兆赫）

- 1个USB （ 3.3 V ， 48兆赫）

- 1 FDC （ 3.3 V ， 24 MHz或48 MHz的）

- 3个PCI / LDT

（ 3.3 V ， 33 MHz或66 MHz的）

封装采用48引脚SSOP封装

FS0 & REF0

V

DD

XIN

XOUT

GND

PCI / LDT_SEL

PCI/LDT0

PCI/LDT1

V

DD

GND

PCI/LDT2

LDT_Stop

PCI0

PCI1

GND

V

DD

PCI2

PCI3

V

DD

GND

PCI4

PCI5

PCI_F

PCI_STOP

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

DL包装

（ TOP VIEW ）

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

D

描述

该CDC960是一个时钟合成器/驱动器和

缓冲区生成CPU ， PCI ， PCI / LDT ， USB ，

FDC和REF系统时钟信号，以支持

电脑与AMD- K8 Clawhammer级系统。

FS1 & REF1

GND

V

DD

FS2 & REF2

传播

V

DDA

GNDA

CPU0

GND

V

DD

CPU1

V

DD

GND

GNDF

V

DDF

USB

GND

V

DD

24 / 48_SEL & FDC

GND

SDATA

SCLK

从14.318 MHz的晶振输入生成所有的输出频率。参考时钟输入，可以提供

在XIN输入，而不是晶体。它建议使用内部振荡器的旁通模式中这

情况。两个锁相环（ PLL）用于生成主机频率和48 MHz的时钟频率。

片上的环路滤波器和内部反馈消除需要外部元件。

该设备提供了一个标准模式（ 100 kbps的） SMBus，适用于设备控制1.1串行接口。该

实现与读写能力的奴隶。该器件地址在SMBus串行规定

接口装置地址表中。同时提供SMBus输入（ SDATA和SCLK ）提供集成上拉电阻

（通常为150千欧）。

7个8位寄存器的SMBus提供单独的使能控制每个输出。可控输出

在加电时向启用默认并可以放置在一个禁止方式与低电平输出时的低电平

控制位被写入到控制寄存器。寄存器必须按顺序进行访问（即，随机

不支持的寄存器访问）。

在CPU ， PCI ， PCI_F ， LDT ， FDC （ 48分之24兆赫）和USB （ 48 MHz）的时钟输出提供了低扭曲/低抖动

时钟信号，用于可靠的时钟操作。所有输出具有三态功能，该功能可以通过控制进行选择

输入FS0 ， FS1 ， FS2并在上电时预设条件。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

LDT相当于对AMD规范的显示HT66 。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2002年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

1

SCAS675 - 2002年4月

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

描述（续）

CPU总线是一个3.3V的差动推挽输出类型。所有的人都是单端CMOS缓冲器。

主机的频率是固定的，由FS0 ， FS1和FS2信号在上电时被控制。 CPU总线

频率是200 ，166， 133和100兆赫。

因为CDC960是基于锁相环电路，它需要一个稳定时间以实现PLL的锁相。

与使用外部参考时钟，这个信号必须固定频率和固定阶段之前稳定时间

开始。

功能表

器件工作频率选择功能

SMBUS

控制

FS4 （字节0 ，位5 ）

FS3 （字节0 ，第4位）

PCI / LDT_SEL

输入

输出

功能

PLL旁路模式

测试模式

FSx的24 / 48_SEL ＃引脚

被锁定在上电时

F（ XIN） = 0

200兆赫

F（ XIN） = 0

16兆赫

–10%

10%

24/48_SEL

L

H

L

H

X

H

L

H / L

X

H

L

X

H / L

H

L

H

L

H / L

H

L

H

L

H

L

X

H / L

H

L

H

L

X

H

L

H

L

H

L

H

L

X

H

L

H

L

H

L

H

L

H

L

H

L

H

L

X

200兆赫

166兆赫

133兆赫

100兆赫

XIN

33兆赫

Xin/6

33兆赫

66兆赫

33兆赫

66兆赫

33/66 MHz的

Xin/6

Xin/3

Xin/6

Xin/3

Xin/6

Xin/3

48兆赫

L

Xin/2

24兆赫

48兆赫

24/48 MHz的

L

Xin/4

Xin/2

14.31818 MHz的

L

XIN

留作将来使用

高阻

90兆赫

119兆赫

180兆赫

111兆赫

148兆赫

222兆赫

高阻

30兆赫

36.3兆赫

30兆赫

36.9兆赫

44.4兆赫

36.9兆赫

高阻

30/60 MHz的

36.3 / 72.6兆赫

30/60 MHz的

36.9 / 73.9兆赫

44.4 / 88.8兆赫

36.9 / 73.9兆赫

高阻

48兆赫

高阻

24/48 MHz的

高阻

14.31818 MHz的

还未定义设置

如果REF ， USB ，以及FDC输出旁路模式下禁用，鑫输入可以驱动从0 MHz到200 MHz的外部时钟信号。

否则，最大输入频率被限制到16MHz 。

24 / 48_SEL和PCI / LDT_SEL输入来自彼此对应的总线的频率独立地操作，如图细节

为200 MHz的配置。

2

邮政信箱655303

达拉斯，德克萨斯州75265

PCI / LDT

USB -

PCI_F

中央处理器

FS2

FS1

FS0

FDC

参考=

PCI

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

功能表（续）

扩频

输入

0

传播

1

扩频禁用

启用扩展频谱，在CPU -0.5 ％ / CPU ， PCI / LDT ， PCI_F ， PCI

设备使能功能

SMBUS

控制

FS4 （字节0 ，位5 ）

FS3 （字节0 ，第4位）

PCI / LDT_SEL

输入

输出

国内

LDT_Stop

24/48_SEL

水晶

PCI_STOP

传播

PCI / LDT

PCI_F

L

X

L

X

H

L

X

H

L

H

L

X

H

L

H

L

X

H

L

H

L

H

L

X

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

X

L

H

L

X

H

X

XTAL

H

L

H

L

H

L

H

L

L / H

高阻

↑↓

H

L

H

L

H

L

H

L

L / H

中央处理器

高阻

↑↓

L

H

L

H

L

H

L

H

H / L

中央处理器

高阻

↑↓

HL

高阻

↑↓

L

↑↓

L

↑↓

L

↑↓

L

HL

L

HL

L

HL

L

HL

L

高阻

↑↓

L

↑↓

L

↑↓

L

HL

L

HL

L

HL

L

高阻

↑↓

L

HL

高阻

↑↓

L

HL

高阻

↑↓

L

HL

PLL旁路模式

L

关闭

↑↓

关闭

↑↓

关闭

的SMBus位设置为它们的复位值

如果外部负载电路施加， CPU和CPU是推挽式输出高阻将具有低状态。

↑↓

输出在所选择的频率切换，根据器件的工作频率选择功能表中。

HL器件的输出状态是不确定的， L或H.它是l若昕保持静态的L或H旁路模式中选择之前。

输出缓冲器规格

缓冲区名

中央处理器

PCI ， PCI_F ， LDT

REF ， USB ， FDC

VDD范围

(V)

3.135 – 3.465

阻抗

()

40

25

35

集总试验载荷

10 pF的

30 pF的

20 pF的

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压控振荡器

USB

FDC

REF

FS2

FS1

FS0

XIN

PCI

3

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CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

功能框图

SCLK

SDATA

传播

25

26

44

150 k

控制

逻辑

150 k

/2

VDD

1个FDC

24/48 MHz的

24/48_SEL

(28)

SMBUS

VDD

@上电

48兆赫

PLL

1个USB

48兆赫

(31)

150 k

VDD

XIN

XOUT

3

同步和上电/掉电逻辑

4

XTAL

振荡器

3× REF

14.318兆赫

FS0 ， FS1 ， FS2

(1, 45, 48)

@上电

2个CPU

（ 200/166/133/100 MHz的）

(37, 41)

2个CPU

（ 200/166/133/100 MHz的）

(36, 40)

中央处理器

PLL

传播

SPECTRUM

150 k

VDD

12

/2

/3

/4

LDT_Stop

0

/5

/6

1

VDD

150 k

/2

3个PCI / LDT

33/66 MHz的

(7, 8, 11)

PCI / LDT_SEL

PCI_STOP

6

24

6个PCI

33兆赫

(13, 14, 17, 18, 21, 22)

1个PCI_F

33兆赫

(23)

4

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CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

终端功能

终奌站

名字

CPU [0：1 ] ， CPU [0：1 ]

号

41, 37

40, 36

1, 48, 45

I / O

O

描述

3.3 -V ，差分CPU时钟输出

CPU时钟输出0和1： CPU的推挽差分对的真实时钟输出

CPU时钟输出0和1： CPU的推挽差分对的互补时钟输出

3.3 V ， 14.318 MHz的时钟输出

频率选择输入：上电打捆中所述来设置器件的工作频率

器件的工作频率选择功能表。这些输入具有150 kΩ的上拉电阻。

低= 0 ，高= 1 3.3 V参考时钟输出：在14.318 MHz的固定时钟输出

电源连接：连接到VSS。用于接地的芯片的数字部分

FS [ 0 ： 2 ] & REF [ 0 ： 2 ]

I / O

GND

5, 10, 15,

20, 27, 30,

34, 39, 47

42

33

12

G

GNDA

GNDF

LDT_Stop

G

I

模拟GND ：通过过滤器连接到VSS。用于地面主CPU -PLL在芯片上

模拟GND 48 - MHz的PLL ：通过过滤器连接到VSS。使用PLL地面上的48 MHz的

芯片

控制66 MHz的PCI时钟：低电平控制输入停止所有66 - MHz的PCI时钟除外

自由运行的时钟。该输入具有一个150 kΩ的上拉电阻。一旦该输入已经

有效， PCI / LDT输出，如果在66 MHz的工作必须在低的状态在1停

s.

低=停止，高=运行

3.3 -V PCI时钟输出，从CPU -PLL分频

3.3 -V PCI时钟输出： PCI时钟为33 MHz的操作。

3.3 -V ， 33 - MHz的时钟从CPU -PLL分频

3.3 -V自由运行PCI时钟输出：自由运行PCI时钟引脚以33 MHz运行。该

自由运行的PCI时钟未关闭时PCI_Stop ＃激活低。

3.3 -V PCI 33 - MHz或LDT 66 MHz的输出：该组的输出为33 MHz之间的选择

和基于PCI / LDT_SEL的状态66兆赫。当在66 MHz的运行这些输出是

使用参考时钟LDT设备。

PCI 33 - MHz的/ LDT 66 MHz的选择：该输入选择的PCI / LDT输出的输出频率

无论是33 MHz或66 MHz的。这是一个专用的输入口，从而避免输入状态的腐败因

PCI插件可能对输入时钟端接电阻卡。该输入具有一个150 kΩ的

内部上拉电阻。低= 66 MHz的输出，高= 33 MHz的输出

3.3 -V LVTTL兼容的输入PCI_Stop低电平有效

控制33 - MHz的PCI时钟：低电平控制输入停止所有33 - MHz的PCI时钟除外

自由运行的时钟。该输入具有一个150 kΩ的上拉电阻。一旦该输入已经

断言，在PCI输出和PCI / LDT输出的33 MHz工作必须停止在很低状态

在1

s.

低=停止，高=运行

SMBus兼容SCLK 。

时钟引脚SMBus的电路（ SMBus的1.1版本）。该输入具有内部上拉电阻

150 kΩ的。 SCLK为3.6 V电压信号输入。目前不支持掉电高阻抗。

SMBus兼容SDATA

对于电路的SMBus数据引脚（ SMBus的1.1版本）。该输出为漏极开路，内部有一个

150 kΩ的上拉电阻。 SDATA是承受3.6V电压信号IO 。在掉电高阻抗不

支持。

扩频时钟使能：上电打捆设置扩频时钟作为

启用或禁用。这个输入允许启用默认扩展频谱时钟控制模式或

上电时禁用。该输入具有一个150 kΩ的上拉电阻。

低=禁用，高=启用。请注意，所有的Athlon和击弦机系统，建议用户使用

SSC ;因此，该引脚的默认被启用，只应关闭的调试和测试

的目的。

3.3 -V ，固定48 MHz的非SSC时钟输出

3.3 -V USB时钟输出：在48 MHz的固定时钟输出

电源连接：连接到3.3 V电源。用于提供芯片的数字部分

PCI [0： 5]

PCI_F

13, 14, 17,

18, 21, 22

23

O

PCI / LDT [0： 2]

7, 8, 11

O

PCI / LDT_SEL

6

I

PCI_STOP

24

I

SCLK

25

I

SDATA

26

I / O

传播

44

I

USB

VDD

31

2, 9, 16,

19, 29, 35,

38, 46

O

P

邮政信箱655303

达拉斯，德克萨斯州75265

5

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

D

产生时钟，用于AMD- K8 Clawhammer

D

桌面系统

采用14.318 MHz的晶振输入到

产生多路输出频率

包括扩频时钟（ SSC ），

0.5 ％ Downspread ，从而降低EMI

电源管理控制终端

SMBus串行接口提供输出

启用和控制

低输出偏移和低抖动的时钟

分配

工作于3.3 V单电源

产生以下几种时钟：

- 2个CPU （ 3.3 V ， 180 °相移对，

200/166/133/100 MHz的）

- 6个PCI （ 3.3 V ， 33兆赫）

- 1 PCI_F （ 3.3 V ， 33兆赫）

- 3 REF （ 3.3 V ， 14.318兆赫）

- 1个USB （ 3.3 V ， 48兆赫）

- 1 FDC （ 3.3 V ， 24 MHz或48 MHz的）

- 3个PCI / LDT

（ 3.3 V ， 33 MHz或66 MHz的）

封装采用48引脚SSOP封装

FS0 & REF0

V

DD

XIN

XOUT

GND

PCI / LDT_SEL

PCI/LDT0

PCI/LDT1

V

DD

GND

PCI/LDT2

LDT_Stop

PCI0

PCI1

GND

V

DD

PCI2

PCI3

V

DD

GND

PCI4

PCI5

PCI_F

PCI_STOP

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

DL包装

（ TOP VIEW ）

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

D

描述

该CDC960是一个时钟合成器/驱动器和

缓冲区生成CPU ， PCI ， PCI / LDT ， USB ，

FDC和REF系统时钟信号，以支持

电脑与AMD- K8 Clawhammer级系统。

FS1 & REF1

GND

V

DD

FS2 & REF2

传播

V

DDA

GNDA

CPU0

GND

V

DD

CPU1

V

DD

GND

GNDF

V

DDF

USB

GND

V

DD

24 / 48_SEL & FDC

GND

SDATA

SCLK

从14.318 MHz的晶振输入生成所有的输出频率。参考时钟输入，可以提供

在XIN输入，而不是晶体。它建议使用内部振荡器的旁通模式中这

情况。两个锁相环（ PLL）用于生成主机频率和48 MHz的时钟频率。

片上的环路滤波器和内部反馈消除需要外部元件。

该设备提供了一个标准模式（ 100 kbps的） SMBus，适用于设备控制1.1串行接口。该

实现与读写能力的奴隶。该器件地址在SMBus串行规定

接口装置地址表中。同时提供SMBus输入（ SDATA和SCLK ）提供集成上拉电阻

（通常为150千欧）。

7个8位寄存器的SMBus提供单独的使能控制每个输出。可控输出

在加电时向启用默认并可以放置在一个禁止方式与低电平输出时的低电平

控制位被写入到控制寄存器。寄存器必须按顺序进行访问（即，随机

不支持的寄存器访问）。

在CPU ， PCI ， PCI_F ， LDT ， FDC （ 48分之24兆赫）和USB （ 48 MHz）的时钟输出提供了低扭曲/低抖动

时钟信号，用于可靠的时钟操作。所有输出具有三态功能，该功能可以通过控制进行选择

输入FS0 ， FS1 ， FS2并在上电时预设条件。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

LDT相当于对AMD规范的显示HT66 。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2002年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

1

SCAS675 - 2002年4月

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

描述（续）

CPU总线是一个3.3V的差动推挽输出类型。所有的人都是单端CMOS缓冲器。

主机的频率是固定的，由FS0 ， FS1和FS2信号在上电时被控制。 CPU总线

频率是200 ，166， 133和100兆赫。

因为CDC960是基于锁相环电路，它需要一个稳定时间以实现PLL的锁相。

与使用外部参考时钟，这个信号必须固定频率和固定阶段之前稳定时间

开始。

功能表

器件工作频率选择功能

SMBUS

控制

FS4 （字节0 ，位5 ）

FS3 （字节0 ，第4位）

PCI / LDT_SEL

输入

输出

功能

PLL旁路模式

测试模式

FSx的24 / 48_SEL ＃引脚

被锁定在上电时

F（ XIN） = 0

200兆赫

F（ XIN） = 0

16兆赫

–10%

10%

24/48_SEL

L

H

L

H

X

H

L

H / L

X

H

L

X

H / L

H

L

H

L

H / L

H

L

H

L

H

L

X

H / L

H

L

H

L

X

H

L

H

L

H

L

H

L

X

H

L

H

L

H

L

H

L

H

L

H

L

H

L

X

200兆赫

166兆赫

133兆赫

100兆赫

XIN

33兆赫

Xin/6

33兆赫

66兆赫

33兆赫

66兆赫

33/66 MHz的

Xin/6

Xin/3

Xin/6

Xin/3

Xin/6

Xin/3

48兆赫

L

Xin/2

24兆赫

48兆赫

24/48 MHz的

L

Xin/4

Xin/2

14.31818 MHz的

L

XIN

留作将来使用

高阻

90兆赫

119兆赫

180兆赫

111兆赫

148兆赫

222兆赫

高阻

30兆赫

36.3兆赫

30兆赫

36.9兆赫

44.4兆赫

36.9兆赫

高阻

30/60 MHz的

36.3 / 72.6兆赫

30/60 MHz的

36.9 / 73.9兆赫

44.4 / 88.8兆赫

36.9 / 73.9兆赫

高阻

48兆赫

高阻

24/48 MHz的

高阻

14.31818 MHz的

还未定义设置

如果REF ， USB ，以及FDC输出旁路模式下禁用，鑫输入可以驱动从0 MHz到200 MHz的外部时钟信号。

否则，最大输入频率被限制到16MHz 。

24 / 48_SEL和PCI / LDT_SEL输入来自彼此对应的总线的频率独立地操作，如图细节

为200 MHz的配置。

2

邮政信箱655303

达拉斯，德克萨斯州75265

PCI / LDT

USB -

PCI_F

中央处理器

FS2

FS1

FS0

FDC

参考=

PCI

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

功能表（续）

扩频

输入

0

传播

1

扩频禁用

启用扩展频谱，在CPU -0.5 ％ / CPU ， PCI / LDT ， PCI_F ， PCI

设备使能功能

SMBUS

控制

FS4 （字节0 ，位5 ）

FS3 （字节0 ，第4位）

PCI / LDT_SEL

输入

输出

国内

LDT_Stop

24/48_SEL

水晶

PCI_STOP

传播

PCI / LDT

PCI_F

L

X

L

X

H

L

X

H

L

H

L

X

H

L

H

L

X

H

L

H

L

H

L

X

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

H

L

X

L

H

L

X

H

X

XTAL

H

L

H

L

H

L

H

L

L / H

高阻

↑↓

H

L

H

L

H

L

H

L

L / H

中央处理器

高阻

↑↓

L

H

L

H

L

H

L

H

H / L

中央处理器

高阻

↑↓

HL

高阻

↑↓

L

↑↓

L

↑↓

L

↑↓

L

HL

L

HL

L

HL

L

HL

L

高阻

↑↓

L

↑↓

L

↑↓

L

HL

L

HL

L

HL

L

高阻

↑↓

L

HL

高阻

↑↓

L

HL

高阻

↑↓

L

HL

PLL旁路模式

L

关闭

↑↓

关闭

↑↓

关闭

的SMBus位设置为它们的复位值

如果外部负载电路施加， CPU和CPU是推挽式输出高阻将具有低状态。

↑↓

输出在所选择的频率切换，根据器件的工作频率选择功能表中。

HL器件的输出状态是不确定的， L或H.它是l若昕保持静态的L或H旁路模式中选择之前。

输出缓冲器规格

缓冲区名

中央处理器

PCI ， PCI_F ， LDT

REF ， USB ， FDC

VDD范围

(V)

3.135 – 3.465

阻抗

()

40

25

35

集总试验载荷

10 pF的

30 pF的

20 pF的

邮政信箱655303

达拉斯，德克萨斯州75265

压控振荡器

USB

FDC

REF

FS2

FS1

FS0

XIN

PCI

3

SCAS675 - 2002年4月

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

功能框图

SCLK

SDATA

传播

25

26

44

150 k

控制

逻辑

150 k

/2

VDD

1个FDC

24/48 MHz的

24/48_SEL

(28)

SMBUS

VDD

@上电

48兆赫

PLL

1个USB

48兆赫

(31)

150 k

VDD

XIN

XOUT

3

同步和上电/掉电逻辑

4

XTAL

振荡器

3× REF

14.318兆赫

FS0 ， FS1 ， FS2

(1, 45, 48)

@上电

2个CPU

（ 200/166/133/100 MHz的）

(37, 41)

2个CPU

（ 200/166/133/100 MHz的）

(36, 40)

中央处理器

PLL

传播

SPECTRUM

150 k

VDD

12

/2

/3

/4

LDT_Stop

0

/5

/6

1

VDD

150 k

/2

3个PCI / LDT

33/66 MHz的

(7, 8, 11)

PCI / LDT_SEL

PCI_STOP

6

24

6个PCI

33兆赫

(13, 14, 17, 18, 21, 22)

1个PCI_F

33兆赫

(23)

4

邮政信箱655303

达拉斯，德克萨斯州75265

CDC960

200 MHz的时钟合成器/驱动器

扩频能力建设与设备控制接口

SCAS675 - 2002年4月

终端功能

终奌站

名字

CPU [0：1 ] ， CPU [0：1 ]

号

41, 37

40, 36

1, 48, 45

I / O

O

描述

3.3 -V ，差分CPU时钟输出

CPU时钟输出0和1： CPU的推挽差分对的真实时钟输出

CPU时钟输出0和1： CPU的推挽差分对的互补时钟输出

3.3 V ， 14.318 MHz的时钟输出

频率选择输入：上电打捆中所述来设置器件的工作频率

器件的工作频率选择功能表。这些输入具有150 kΩ的上拉电阻。

低= 0 ，高= 1 3.3 V参考时钟输出：在14.318 MHz的固定时钟输出

电源连接：连接到VSS。用于接地的芯片的数字部分

FS [ 0 ： 2 ] & REF [ 0 ： 2 ]

I / O

GND

5, 10, 15,

20, 27, 30,

34, 39, 47

42

33

12

G

GNDA

GNDF

LDT_Stop

G

I

模拟GND ：通过过滤器连接到VSS。用于地面主CPU -PLL在芯片上

模拟GND 48 - MHz的PLL ：通过过滤器连接到VSS。使用PLL地面上的48 MHz的

芯片

控制66 MHz的PCI时钟：低电平控制输入停止所有66 - MHz的PCI时钟除外

自由运行的时钟。该输入具有一个150 kΩ的上拉电阻。一旦该输入已经

有效， PCI / LDT输出，如果在66 MHz的工作必须在低的状态在1停

s.

低=停止，高=运行

3.3 -V PCI时钟输出，从CPU -PLL分频

3.3 -V PCI时钟输出： PCI时钟为33 MHz的操作。

3.3 -V ， 33 - MHz的时钟从CPU -PLL分频

3.3 -V自由运行PCI时钟输出：自由运行PCI时钟引脚以33 MHz运行。该

自由运行的PCI时钟未关闭时PCI_Stop ＃激活低。

3.3 -V PCI 33 - MHz或LDT 66 MHz的输出：该组的输出为33 MHz之间的选择

和基于PCI / LDT_SEL的状态66兆赫。当在66 MHz的运行这些输出是

使用参考时钟LDT设备。

PCI 33 - MHz的/ LDT 66 MHz的选择：该输入选择的PCI / LDT输出的输出频率

无论是33 MHz或66 MHz的。这是一个专用的输入口，从而避免输入状态的腐败因

PCI插件可能对输入时钟端接电阻卡。该输入具有一个150 kΩ的

内部上拉电阻。低= 66 MHz的输出，高= 33 MHz的输出

3.3 -V LVTTL兼容的输入PCI_Stop低电平有效

控制33 - MHz的PCI时钟：低电平控制输入停止所有33 - MHz的PCI时钟除外

自由运行的时钟。该输入具有一个150 kΩ的上拉电阻。一旦该输入已经

断言，在PCI输出和PCI / LDT输出的33 MHz工作必须停止在很低状态

在1

s.

低=停止，高=运行

SMBus兼容SCLK 。

时钟引脚SMBus的电路（ SMBus的1.1版本）。该输入具有内部上拉电阻

150 kΩ的。 SCLK为3.6 V电压信号输入。目前不支持掉电高阻抗。

SMBus兼容SDATA

对于电路的SMBus数据引脚（ SMBus的1.1版本）。该输出为漏极开路，内部有一个

150 kΩ的上拉电阻。 SDATA是承受3.6V电压信号IO 。在掉电高阻抗不

支持。

扩频时钟使能：上电打捆设置扩频时钟作为

启用或禁用。这个输入允许启用默认扩展频谱时钟控制模式或

上电时禁用。该输入具有一个150 kΩ的上拉电阻。

低=禁用，高=启用。请注意，所有的Athlon和击弦机系统，建议用户使用

SSC ;因此，该引脚的默认被启用，只应关闭的调试和测试

的目的。

3.3 -V ，固定48 MHz的非SSC时钟输出

3.3 -V USB时钟输出：在48 MHz的固定时钟输出

电源连接：连接到3.3 V电源。用于提供芯片的数字部分

PCI [0： 5]

PCI_F

13, 14, 17,

18, 21, 22

23

O

PCI / LDT [0： 2]

7, 8, 11

O

PCI / LDT_SEL

6

I

PCI_STOP

24

I

SCLK

25

I

SDATA

26

I / O

传播

44

I

USB

VDD

31

2, 9, 16,

19, 29, 35,

38, 46

O

P

邮政信箱655303

达拉斯，德克萨斯州75265

5