CDCR81

直接Rambus 时钟发生器

SCAS606B - 1998年11月 - 修订1999年11月

D

D

D

D

D

D

D

D

D

D

300 - MHz差分时钟源为

直接RAMBUS内存系统为

600 - MHz的数据传输速率

同步的时钟域

Rambus的通道与外部系统

或处理器的时钟

三功耗工作模式，以最小化

电源为手机等

功耗敏感型应用

采用单3.3V电源和

120 - mW的300兆赫（典型值）

封装在一个收缩型小外形

包装（ DBQ ）

广相位锁定输入频率范围

33兆赫至100兆赫

所需的PLL无需外部元件

支持独立通道时钟

扩频时钟跟踪

性能，可减少电磁干扰

专为使用TI公司的133- MHz时钟

合成CDC925 ， CDC924 ， CDC922

和CDC921

DBQ包装

（ TOP VIEW ）

V

DD

IR

REFCLK

V

DD

P

GNDP

GNDI

PclkM

SynClkN

GNDC

V

DD

C

V

DD

IPD

STOPB

PwrDnB

1

2

3

4

5

6

7

8

9

10

11

12

24

23

22

21

20

19

18

17

16

15

14

13

S0

S1

V

DD

O

GNDO

CLK

NC

CLKB

GNDO

V

DD

O

MULT0

MULT1

S2

NC - 无内部连接

描述

直接Rambus的时钟发生器（ DRCG ）提供了必要的时钟信号，以支持直接Rambus公司

内存子系统。它包括信号同步的直接Rambus的通道时钟到外部系统

或处理器的时钟。它被设计用来支持台式机，工作站，服务器和移动的直接Rambus内存

PC主板。 DRCG还提供了一个广泛的直接Rambus内存的现成的，现成的解决方案

应用程序。

该DRCG提供了时钟倍频和相位对准了直接Rambus内存子系统

使Rambus的信道和ASIC时钟域之间的同步通信。在直接

Rambus内存子系统，系统时钟源提供REFCLK和PCLK时钟参考的

DRCG和存储器控制器，分别。该DRCG乘以REFCLK和驱动高速BUSCLK

到RDRAMs和存储器控制器。在存储控制器的齿轮比逻辑划分PCLK和BUSCLK

频率由比M和N使得PCLK / M = SYNCLK / N，其中SYNCLK = BUSCLK / 4 。该DRCG

检测之间的PCLK / M和SYNCLK / N的相位差，并调整BUSCLK使得所述相

之间的PCLK / M和SYNCLK / N歪斜减至最小。这允许数据被跨越传送

而不会产生额外的延迟SYNCLK / PCLK边界。

用户控制是通过乘法和模式选择终端提供。乘法终端提供选择

一个四个时钟频率乘以比例，产生BUSCLK频率范围从267 MHz到400 MHz的

与参考时钟从33 MHz到100 MHz的。该CDCR81满足Rambus的时钟发生器，

修订版1.0规格高达300 MHz 。模式选择端子，可以用来选择旁路模式

其中频率乘以基准时钟是直接输出到Rambus的通道系统，其中

不需要的Rambus时钟和一个系统时钟之间的同步。测试模式被提供给

绕过PLL和输出REFCLK的Rambus公司的信道，并把输出端处于高阻抗状态

电路板测试。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

直接Rambus和Rambus公司是Rambus公司的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1999年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

1

CDCR81

直接Rambus 时钟发生器

SCAS606B - 1998年11月 - 修订1999年11月

描述（续）

该CDCR81的特点是工作在0 ℃的自由空气的温度，以85 ℃。

功能框图

PWRDWNB

S0

S1

S2

STOPB

测试多路复用器

旁路MUX

Bypclk

PLLCLK

CLK

PLL

REFCLK

B

相

定位仪

CLKB

A

φ

D

PAclk

2

MULT0

MULT1

PclkM

SynClkN

功能表

模式

正常

绕行

TEST

输出测试（ OE ）

版权所有

版权所有

S0

0

1

1

0

0

1

S1

0

0

1

1

0

0

S2

0

0

0

X

1

1

CLK

相位对齐的时钟

PLLCLK

REFCLK

高阻

—

—

高阻

CLKB

相位对齐的时钟B

PLLclkB

RefclkB

高阻

—

—

高阻

版权所有

1

1

1

X =不关心，高阻=高阻抗

2

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CDCR81

直接Rambus 时钟发生器

SCAS606B - 1998年11月 - 修订1999年11月

终端功能

终奌站

名字

CLK

CLKB

GNDC

GNDI

GNDO

GNDP

MULT0

MULT1

NC

PclkM

PwrDnB

REFCLK

S0

S1

S2

STOPB

SynClkN

VDDC

VDDIPD

VDDIR

VDDO

VDDP

号

20

18

8

5

17, 21

4

15

14

19

6

12

2

24

23

13

11

7

9

10

1

16, 22

3

I

I

I

I

I

I

I

I

I

I

I / O

O

O

输出时钟

输出时钟（补）

GND相位对齐

GND为控制输入

GND为时钟输出

GND为PLL

PLL倍频选择

PLL倍频选择

未使用

相位检测器输入

有源低功率下降

参考时钟

模式控制

模式控制

模式控制

低电平有效输出禁用

相位检测器输入

VDD为相位对齐

参考电压的相位检测器输入和STOPB

参考电压REFCLK

VDD的时钟输出

VDD为PLL

描述

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3

CDCR81

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PLL分频选择

表1列出了所支持的REFCLK和BUSCLK频率。其他REFCLK频率是允许的，

条件是（ 267兆赫< BUSCLK < 400兆赫）和（33兆赫< REFCLK < 100兆赫） 。

表1. REFCLK和BUSCLK频率

MULT0

0

0

0

1

1

1

MULT1

0

1

1

1

1

0

REFCLK

（兆赫）

67

50

67

33

50

100

乘

比

4

6

6

8

8

8/3

BUSCLK

（兆赫）

267

300

400

267

400

267

时钟输出驱动器状态

表2.时钟输出驱动器的国家

状态

断电

CLK停止

正常

PwrDnB

0

1

1

STOPB

X

0

1

CLK

GND

VX ， STOP

PACLK / PLLCLK /

REFCLK-

CLKB

GND

VX ， STOP

PACLKB / PLLCLKB /

RefclkB

取决于S0，S1和S2的状态。

在工作自由空气的温度绝对最大额定值（除非另有说明）

电源电压范围，V

DD

（见注1 ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5V至4 V

输出电压范围，V

O

在任何输出端。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V到V

DD

+ 0.5 V

输入电压范围，V

I

在任何输入端。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V到V

DD

+ 0.5 V

ESD额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 TBD

连续总功耗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。见耗散额定值表

工作的自由空气的温度范围内，T

A

。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0 ° C至85°C

存储温度范围，T

英镑

。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ℃150 ℃的

铅温度1.6毫米（1/16英寸）的距离的情况下为10秒。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 260℃

超出“绝对最大额定值”列出的强调可能会造成永久性损坏设备。这些压力额定值只，和

该设备在这些或超出下标明的任何其他条件的功能操作“推荐工作条件”不

暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。

注1 ：所有的电压值是相对于GND端子。

额定功耗表

包

DBQ

TA

≤

25°C

额定功率

1400毫瓦

降额因子

以上TA = 25°C

11毫瓦/°C的

TA = 70℃

额定功率

905毫瓦

TA = 85°C

额定功率

740毫瓦

这是结到环境的热阻的倒数时，板装且没有空气流动。

4

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CDCR81

直接Rambus 时钟发生器

SCAS606B - 1998年11月 - 修订1999年11月

推荐工作条件

民

电源电压（VDD）

高电平输入电压， VIH （ CMOS ）

低电平输入电压， VIL （ CMOS ）

在鉴相器输入初始相位误差

（要求的范围内进行相位对齐）

REFCLK低电平输入电压， VIL

REFCLK高电平输入电压， VIH

输入信号为低电压， VIL （ STOPB ）

输入信号的高电压， VIH （ STOPB ）

输入参考电压（ REFCLK ） （ VDDIR ）

输入参考电压（ PCLKM和SYSCLKN ） （ VDDIPD ）

高层次的输出电流， IOH

低电平输出电流， IOL

经营自由的空气温度， TA

0

0.7×VDDIPD

1.235

1.235

0.7×VDDIR

0.3×VDDIPD

3.465

3.465

–16

16

85

- 0.5 × TC （ PD ）

3.135

0.7×VDD

0.3×VDD

0.5×tc(PD)

0.3×VDDIR

喃

3.3

最大

3.465

单位

V

V

V

V

V

V

V

V

V

mA

mA

°C

时序要求

民

输入周期时间， TC （中）

输入的周期到周期抖动

输入占空比超过10,000次

输入频率调制， FMOD

调制指数，非线性最大0.5％

鉴相器输入周期时间（ PCLKM和SYNCLKN ）

输入压摆率， SR

输入占空比（ PCLKM和SYNCLKN ）

30

1

25%

40%

30

10

最大

40

250

60%

33

0.6%

100

4

75%

ns

V / ns的

千赫

单位

ns

ps

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5

CDC924

133 - MHz的时钟合成器/驱动器，用于PC主板

具有三态输出

SCAS607A - 1998年11月 - 修订1999年5月

D

D

D

D

D

D

D

D

D

支持Pentium III级主板

采用14.318 MHz的晶振输入到

产生多路输出频率

包括扩频时钟（ SSC ） ，

0.5 ％ Downspread ，从而降低EMI

性能

电源管理控制终端

低输出偏移和抖动的时钟

分配

2.5 V和3.3 V电源

产生以下几种时钟：

- 4个CPU （ 2.5 V ， 100/133 MHz的）

- 7个PCI （ 3.3 V ， 33.3兆赫）

- 1 PCI_F （自由运行， 3.3 V ， 33.3兆赫）

- 2个CPU / 2 （ 2.5 V ， 50/66兆赫）

- 3 APIC （ 2.5 V ， 16.67兆赫）

- 4 3V66 （ 3.3 V ， 66兆赫）

- 2 REF （ 3.3 V ， 14.318兆赫）

- 1为48MHz （ 3.3 V ， 48兆赫）

封装在56引脚SSOP封装

专为使用TI的直接Rambus公司

时钟发生器（ CDCR81 ， CDCR82 ，

CDCR83)

DL包装

（ TOP VIEW ）

描述

该CDC924是一个时钟合成器/驱动器，

产生必要的支持系统时钟

在CPU英特尔奔腾III系统， CPU_DIV2 ，

3V66 ， PCI ， APIC ， 48MHz的，和REF时钟信号。

GND

REF0

REF1

V

DD

3.3V

XIN

XOUT

GND

PCI_F

PCI1

V

DD

3.3V

PCI2

PCI3

GND

PCI4

PCI5

V

DD

3.3V

PCI6

PCI7

GND

GND

3V66(0)

3V66(1)

V

DD

3.3V

GND

3V66(2)

3V66(3)

V

DD

3.3V

SEL133/100

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

56

55

54

53

52

51

50

49

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

V

DD

2.5V

APIC2

APIC1

APIC0

GND

V

DD

2.5V

CPU_DIV2(1)

CPU_DIV2(0)

GND

V

DD

2.5V

CPU3

CPU2

GND

V

DD

2.5V

CPU1

CPU0

GND

V

DD

3.3V

GND

PCI_STOP

CPU_STOP

PWR_DWN

传播

SEL1

SEL0

V

DD

3.3V

48MHz

GND

从生成所有的输出频率

14.318 MHz的晶振输入。参考时钟输入，而不是晶体可以在XIN输入来提供。两

锁相环（ PLL）用于一生成主机频率，另一个产生48兆赫

时钟频率。片上的环路滤波器和内部反馈环路消除需要外部元件。

主机和PCI时钟输出提供低抖动和低抖动的时钟信号，可靠的时钟运行。所有

输出具有三态功能，它可以通过控制输入SEL0 ， SEL1和SEL133 / 100进行选择。

无论输出为3.3 V或2.5 V单端CMOS缓冲器。与上PWR_DWN一个逻辑高电平

终端，该设备正常工作，但是当一个逻辑低电平的输入被施加时，器件断电

完全，用在一个低电平输出状态的输出。当一个高电平加在PCI_STOP或

CPU_STOP ，输出正常操作。与施加到PCI_STOP或CPU_STOP端子的低电平，

在PCI或CPU和3V66输出，分别被保持在低电平状态。

CPU总线可以在100MHz或133MHz的操作。输出频率选择与对应的完成

设置为SEL133 / 100控制输入。 PCI总线频率固定为33MHz的。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

Intel和Pentium III处理器是Intel Corporation的注册商标。

直接Rambus和Rambus公司是Rambus公司的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1999年，德州仪器

邮政信箱655303

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1

CDC924

133 - MHz的时钟合成器/驱动器，用于PC主板

具有三态输出

SCAS607A - 1998年11月 - 修订1999年5月

描述（续）

由于CDC924是基于锁相环电路，它需要一个稳定时间以实现PLL的相位锁定。

系统上电或改变SEL输入后作出，则需要此稳定时间。随着使用的

外部基准时钟信号，该信号必须在固定频率和固定相位的稳定时间启动之前。

功能表

选择功能

输入

SEL133/

100

L

L

L

L

H

H

H

H

SEL1

L

L

H

H

L

L

H

H

SEL0

L

H

L

H

L

H

L

H

中央处理器

高阻

不适用

100兆赫

100兆赫

TCLK/2

不适用

133兆赫

133兆赫

CPU_DIV2

高阻

不适用

50兆赫

50兆赫

TCLK/4

不适用

66兆赫

66兆赫

3V66

高阻

不适用

66兆赫

66兆赫

TCLK/4

不适用

66兆赫

66兆赫

输出

PCI ，

PCI_F

高阻

不适用

33兆赫

33兆赫

TCLK/8

不适用

33兆赫

33兆赫

48MHz

高阻

不适用

高阻

48兆赫

TCLK/2

不适用

高阻

48兆赫

REF

高阻

不适用

14.318兆赫

14.318兆赫

TCLK

不适用

14.318兆赫

14.318兆赫

APIC

高阻

不适用

16.67 MHz的

16.67 MHz的

TCLK/16

不适用

16.67 MHz的

16.67 MHz的

功能

3-state

版权所有

48 - MHz的PLL关闭

48 - MHz的PLL上

TEST

版权所有

48 - MHz的PLL关闭

48 - MHz的PLL上

使能功能

输入

CPU_STOP

X

L

L

H

H

PWR_DWN

L

H

H

H

H

PCI_STOP

X

L

H

L

H

中央处理器

L

L

L

On

On

CPU_DIV2

L

On

On

On

On

APIC

L

On

On

On

On

输出

3V66

L

L

L

On

On

PCI

L

L

On

L

On

PCI_F

L

On

On

On

On

REF ，

48MHz

L

On

On

On

On

国内

水晶

关闭

On

On

On

On

压控振荡器

关闭

On

On

On

On

输出缓冲器规格

缓冲区名

CPU ， CPU_DIV2 ， APIC

为48MHz ， REF

PCI ， PCI_F ， 3V66

VDD范围

(V)

2.375 – 2.625

3.135 – 3.465

3.135 – 3.465

阻抗

()

13.5 – 45

20 – 60

12 – 55

缓存类型

类型1

类型3

5型

2

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达拉斯，德克萨斯州75265

CDC924

133 - MHz的时钟合成器/驱动器，用于PC主板

具有三态输出

SCAS607A - 1998年11月 - 修订1999年5月

终端功能

终奌站

名字

3V66 [0–3]

48MHz

APIC [ 0-2]

CPU [ 0-3 ]

CPU_DIV2 [ 0-1 ]

CPU_STOP

GND

号

21, 22, 25, 26

30

53, 54, 55

41, 42, 45, 46

49, 50

36

1, 7, 13, 19,

20, 24, 29, 38,

40, 44, 48, 52

9, 11, 12, 14,

15, 17, 18

PCI_F

PCI_STOP

PWR_DWN

REF0 ， REF1

SEL0 ， SEL1

SEL133/100

传播

VDD3.3V

VDD2.5V

XIN

XOUT

8

37

35

2, 3

32, 33

28

34

4, 10, 16, 23,

27, 31, 39

43, 47, 51, 56

5

6

I

O

O

I

I

O

I

I

I

自由运行3.3 V ， 5型， 33 - MHz的PCI时钟输出

禁用PCI时钟低电平状态

掉电与输出完整的设备强制低

3.3 V ， 3型， 14.318 MHz的参考时钟输出

功能选择LVTTL电平逻辑选择终端

LVTTL电平逻辑选择引脚启用100/133 MHz的

禁止SSC功能

功率为3V66 ，为48MHz ， PCI ，楼盘输出和核心逻辑

电源为CPU和APIC输出

晶振输入 - 14.318兆赫

晶振输出 - 14.318兆赫

O

I / O

O

O

O

O

O

I

3.3 V ， 5型， 66 - MHz时钟输出

3.3 V ， 3型， 48 - MHz时钟输出

2.5 V ， 1型， APIC时钟输出

2.5 V ， 1型， CPU时钟输出

2.5 V ， 1型， CPU_DIV2时钟输出

禁止CPU时钟频率低的状态

地

描述

PCI [ 1-7 ]

3.3 V ， 5型， 33 - MHz的PCI时钟输出

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3

CDC924

133 - MHz的时钟合成器/驱动器，用于PC主板

具有三态输出

SCAS607A - 1998年11月 - 修订1999年5月

扩频时钟（ SSC）实现CDC924

在固定频率同步开关产生一个显著的峰值功率，在所选择的频率，

这反过来将导致EMI的干扰环境。内部频率调制的目的

所述的CPU的PLL允许给能量分配给许多不同的频率从而降低了功率峰值。

对于一个单一的频谱和频率调制光谱的典型的特性示于

图1 。

最高峰

非SSC

SSC

δ

fnom的了

fnom的

图1 。

功率谱有和没有使用的SSC

经调制的频谱已经分布左手到单个频谱表示一个

“向下扩频调制” 。

还原峰取决于调制方式和调制方式。系统的性能和时序

要求是限制因素实际设计实现。实施主要得益于不断

平均时钟频率封闭，其规格上限。调制量设定为

约-0.5 ％ 。

为了允许下游的PLL跟随频率调制信号，调制的带宽

信号，以便最小化的SSC诱发跟踪偏移的抖动的限制。用理想的调制方式

CDC924示于图2 。

输出频率的周期 - NS

10.03

10.02

10.01

10

9.99

9.98

9.97

5

10

15

20

25

30

35

调制信号的周期 -

s

40

45

图2中。

SSC调制简介

4

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CDC924

133 - MHz的时钟合成器/驱动器，用于PC主板

具有三态输出

SCAS607A - 1998年11月 - 修订1999年5月

功能框图

SEL133/100

SEL0

SEL1

28

32

33

控制

逻辑

3–State

48 - MHz的非活动

TEST

SEL133/100

2*REF

14.318兆赫

(2,3)

5

6

1*48MHz

48兆赫

(30)

XIN

XOUT

XTAL

振荡器

48兆赫

PLL

/3

/4

CPU_STOP

36

同步逻辑&掉电逻辑

停止

4 * AGP （ 3V66 ）

66兆赫

(21,22,25,26)

停止

4*CPU

100/133 MHz的

(41,42,45,46)

2*CPU_DIV2

50/66 MHz的

(49,50)

3*APIC

16.67 MHz的

(53, 54, 55)

传播

34

传播

逻辑

中央处理器

PLL

/2

/2

/2

/3

/4

停止

PCI_STOP

PWR_DOWN

37

35

1*PCI_F

33兆赫

(8)

7*PCI

33兆赫

(9,11,12,14,

15,17,18)

邮政信箱655303

达拉斯，德克萨斯州75265

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