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CDC922
133 - MHz的时钟合成器/驱动器,用于PC主板
具有三态输出
SCAS634至7月28日, 1999
D
D
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D
D
D
D
D
产生时钟奔腾 III级
微处理器
支持单个奔腾III
微处理器
采用14.318 MHz的晶振输入到
产生多路输出频率
包括扩频时钟( SSC ) ,
0.34 % Downspread ,从而降低EMI
性能
电源管理控制终端
低输出偏移和抖动的时钟
分配
从双2.5 V和3.3 V工作
耗材
产生以下几种时钟:
- 3 CPU ( 2.5 V , 100/133 MHz的)
- 10 PCI ( 3.3 V , 33.3兆赫)
- 1 CPU / 2 ( 2.5 V , 50/66兆赫)
- 1 APIC ( 2.5 V , 16.67兆赫)
- 3 3V66 ( 3.3 V , 66兆赫)
- 2 REF ( 3.3 V , 14.318兆赫)
- 1为48MHz ( 3.3 V , 48兆赫)
封装采用48引脚SSOP封装
专为使用TI的直接Rambus公司
时钟发生器( CDCR81 , CDCR82 ,
CDCR83)
DL包装
( TOP VIEW )
REF0
REF1
V
DD
3.3V
XIN
XOUT
GND
PCI0
PCI1
V
DD
3.3V
PCI2
PCI3
PCI4
PCI5
GND
PCI6
PCI7
V
DD
3.3V
PCI8
PCI9
GND
3V66(0)
3V66(1)
3V66(2)
V
DD
3.3V
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
V
DD
2.5V
APIC
GND
V
DD
2.5V
CPU_DIV2
GND
V
DD
2.5V
CPU2
GND
V
DD
2.5V
CPU1
CPU0
GND
V
DD
3.3V
GND
PWR_DWN
传播
SEL1
SEL0
V
DD
3.3V
48MHz
GND
SEL133/100
描述
该CDC922是一个时钟合成器/驱动器,产生CPU , CPU_DIV2 , 3V66 , PCI , APIC , 48MHz的,和REF
系统时钟信号,以支持计算机系统具有单个的奔腾III类微处理器。
从14.318 MHz的晶振输入生成所有的输出频率。而非结晶的,一个参考时钟
输入可以在XIN输入来提供。两个锁相环( PLL)用于生成主机
频率和48 MHz的时钟频率。片上的环路滤波器和内部反馈消除需要
的外部元件。
主机和PCI时钟输出提供低抖动和低抖动的时钟信号,可靠的时钟运行。所有
输出具有三态功能,它可以通过控制输入SEL0 , SEL1和SEL133 / 100进行选择。
在48MHz的时钟可以通过控制输入SEL0 , SEL1,和SEL133 / 100被独立地禁用。在这
状态,在48 MHz的PLL被禁止, 48MHz的时钟驱动高阻抗,以减少组件的抖动。
无论输出为3.3 V或2.5 V单端CMOS缓冲器。与上PWR_DWN一个逻辑高电平
终端,该设备正常工作,但是当一个逻辑低电平的输入被施加时,器件断电
完全在一个低电平输出状态的输出。
请注意,一个重要的通知有关可用性,标准保修,并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
Intel和Pentium III处理器是Intel Corporation的注册商标。
直接Rambus和Rambus公司是Rambus公司的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1999年,德州仪器
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达拉斯,德克萨斯州75265
1
CDC922
133 - MHz的时钟合成器/驱动器,用于PC主板
具有三态输出
SCAS634至7月28日, 1999
描述(续)
CPU总线可以在100MHz或133MHz的操作。输出频率选择与对应的完成
设置为SEL133 / 100控制输入。 PCI总线频率被固定为33兆赫。
由于CDC922是基于锁相环电路,它需要一个稳定时间以实现PLL的相位锁定。
系统上电或改变SEL输入后作出,则需要此稳定时间。随着使用的
外部基准时钟信号,该信号必须在固定频率和固定相位的稳定时间启动之前。
功能表
选择功能
输入
SEL133/
100
L
L
L
L
H
H
H
H
SEL1
L
L
H
H
L
L
H
H
SEL0
L
H
L
H
L
H
L
H
中央处理器
高阻
不适用
100兆赫
100兆赫
TCLK/2
不适用
133兆赫
133兆赫
CPU_DIV2
高阻
不适用
50兆赫
50兆赫
TCLK/4
不适用
66兆赫
66兆赫
3V66
高阻
不适用
66兆赫
66兆赫
TCLK/4
不适用
66兆赫
66兆赫
输出
PCI
高阻
不适用
33兆赫
33兆赫
TCLK/8
不适用
33兆赫
33兆赫
48MHz
高阻
不适用
高阻
48兆赫
TCLK/2
不适用
高阻
48兆赫
REF
高阻
不适用
14.318兆赫
14.318兆赫
TCLK
不适用
14.318兆赫
14.318兆赫
APIC
高阻
不适用
16.67 MHz的
16.67 MHz的
TCLK/16
不适用
16.67 MHz的
16.67 MHz的
功能
3-state
版权所有
48 - MHz的PLL关闭
48 - MHz的PLL上
TEST
版权所有
48 - MHz的PLL关闭
48 - MHz的PLL上
使能功能
输入
PWR_DWN
L
H
中央处理器
L
On
CPU_DIV2
L
On
输出
APIC
L
On
3V66
L
On
PCI
L
On
REF ,
48MHz
L
On
国内
水晶
关闭
On
压控振荡器
关闭
On
输出缓冲器规格
缓冲区名
CPU , CPU_DIV2 , APIC
为48MHz , REF
PCI , 3V66
VDD范围
(V)
2.375 – 2.625
3.135 – 3.465
3.135 – 3.465
阻抗
()
13.5 – 45
20 – 60
12 – 55
缓存类型
类型1
类型3
5型
2
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CDC922
133 - MHz的时钟合成器/驱动器,用于PC主板
具有三态输出
SCAS634至7月28日, 1999
终端功能
终奌站
名字
3V66 [0–2]
48MHz
APIC
CPU [ 0-2]
CPU_DIV2
GND
21–23
27
46
36, 37, 40
43
6, 14, 20, 26,
33, 35, 39, 42,
45, 48
7, 8, 10–13,
15, 16, 18, 19
32
1, 2
29, 30
25
31
38, 41, 44, 47
3, 9, 17, 24,
28, 34
4
5
I
O
O
I
O
I
I
I
I / O
O
O
O
O
O
3.3 V , 5型, 66 - MHz时钟输出
3.3 V , 3型, 48 - MHz时钟输出
2.5 V , 2型, APIC时钟频率为16.67 MHz的输出
2.5 V , 1型, CPU时钟输出
2.5 V , 1型, CPU_DIV2时钟输出
地面PCI , 3V66 , 48MHz的CPU, CPU_DIV2 , APIC ,文献[ 0-1]的输出和核心
描述
PCI [ 0-9]
PWR_DWN
REF0 , REF1
SEL0 , SEL1
SEL133/100
传播
VDD2.5V
VDD3.3V
XIN
XOUT
3.3 V , 5型, 33 - MHz的PCI时钟输出
掉电与输出完整的设备强制低
3.3 V , 3型, 14.318 MHz的参考时钟输出
功能选择LVTTL电平逻辑选择终端
为使100/133 MHz的LVTTL电平逻辑选择终端
禁止SSC功能
电源为CPU , CPU_DIV2和APIC输出
功率为REF , PCI , 3V66 , 48MHz的输出和核心
晶振输入 - 14.318兆赫
晶振输出 - 14.318兆赫
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3
CDC922
133 - MHz的时钟合成器/驱动器,用于PC主板
具有三态输出
SCAS634至7月28日, 1999
扩频时钟( SSC)实现CDC922
在固定频率同步开关产生一个显著的峰值功率,在所选择的频率,
这反过来将导致EMI的干扰环境。内部频率调制的目的
所述的CPU的PLL允许给能量分配给许多不同的频率从而降低了功率峰值。
对于一个单一的频谱和频率调制光谱的典型的特性示于
图1 。
最高峰
非SSC
SSC
δ
fnom的了
fnom的
图1 。
功率谱有和没有使用的SSC
经调制的频谱已经分布左手到单个频谱表示一个
“向下扩频调制” 。
还原峰取决于调制方式和调制方式。系统的性能和时序
要求是限制因素实际设计实现。实施主要得益于不断
平均时钟频率封闭,其规格上限。调制量设定为
大约-0.34 %(与 - 0.5%的CDC921 ) 。
为了允许下游的PLL跟随频率调制信号,调制的带宽
信号,以便最小化的SSC诱发跟踪偏移的抖动的限制。用理想的调制方式
CDC922示于图2 。
输出频率的周期 - NS
10.03
10.02
10.01
10
9.99
9.98
9.97
5
10
15
20
25
30
35
调制信号的周期 -
s
40
45
图2中。
SSC调制简介
4
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具有三态输出
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功能框图
SEL133/100
SEL0
SEL1
25
29
30
控制
逻辑
3-State
48 - MHz的非活动
TEST
SEL 133/100
2*REF
14.318兆赫
(1,2)
XIN
XOUT
4
5
XTAL
振荡器
48兆赫
PLL
1*48MHz
48兆赫
(27)
3*CPU
100/133 MHz的
(36,37,40)
传播
逻辑
中央处理器
PLL
1*CPU_DIV2
50/66 MHz的
(43)
传播
同步逻辑&掉电逻辑
31
/2
/2
/3
/4
/2
10*PCI
33兆赫
(7,8,10,11,12,
13,15,16,18,19)
1*APIC
16.67 MHz的
(46)
3 * AGP ( 3V66 )
66兆赫
(21,22,23)
/3
/4
PWR_DWN
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