CDC7005
3.3 V高性能时钟合成器和抖动消除器
2002年SCAS685L-十二月 - 修订2009年6月
D
高性能的1 ： 5 PLL时钟
D
D
D
D
D
D
D
D
D
D
D
D
D
D
D
同步
两个时钟输入： VCXO_IN时钟为
同步时钟REF_IN
同步频率高达800 MHz的
（ VCXO_IN ）
支持五种差分LVPECL输出
每个输出频率是通过可选
x1, /2, /4, /8, /16
所有输出是同步的
集成的低噪声OPA外部
低通滤波器
高效的抖动筛选从低PLL
环路带宽
低相位噪声特性
可编程延迟相对于
调整
预分频器环路带宽调整
SPI可控处设置
电控制力量LVPECL输出
到三态处于VCC
＆ LT ;
1.5 V
3.3 V电源
封装在64引脚BGA （ 0.8毫米间距 -
ZVA ）或48引脚QFN （ RGZ ）
工业温度范围-40°C
至85℃
1
A
CTRL_LE
2
CTRL_
CLK
端子分配
（ TOP VIEW ）
3
CTRL_
数据
4
CP_OUT
5
OPA_IN
6
7
8
状态？
LOCK
OPA_IP
OPA_OUT
B
REF_IN
GND
GND
GND
GND
GND
GND
GND
C
I_REF
GND
AV
CC
AV
CC
AV
CC
AV
CC
AV
CC
状态？
REF
D
VCXO_IN
GND
GND
GND
GND
GND
V
CC
状态？
VCXO
E
VCXO_IN
B
GND
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
F
Y0
GND
GND
GND
GND
GND
V
CC
Y4B
G
Y0B
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
Y4
H
NPD
Y1
Y1B
Y2
Y2B
Y3
Y3B
n重设
CTRL_DATA
CTRL_LE
CP_O
UT
O
PA_IN
O
PA_IP
36
37
REF_IN
AVCC
AVCC
I_REF
VCC
STATUS_LO
CK
25
24
GND
STATUS_REF
STATUS_VCXO
VCC
CTRL_CLK
顶视图
散热垫
必须是
焊接
GND
O
PA_OUT
AVCC
AVCC
NC
AVCC
VCC
VCC
VCC
描述
VCXO_IN
VCXO_INB
Y4B
VCC
在CDC7005是一个高性能，低相
VCC
Y4
噪声，低偏移时钟合成器与抖动
Y0
VCC
清洁器，用于同步控制的电压
Y0B
n重设
晶体振荡器（VCXO ）的频率的
VCC
VCC
参考时钟。可编程predividers
48
13
1
12
M和N提供一个高灵活性的频率比
参考时钟与VCXO的： VCXO_IN /
REF_IN = （恩智浦） / M 。该VCXO_IN时钟工作
高达800兆赫。通过外部的选择
VCXO和环路滤波器元件时，PLL环路带宽和阻尼因子可以调整，以满足不同的
系统的要求。每5差分LVPECL输出可编程的串行外设
接口（SPI） 。在SPI允许的频率进行单独控制，启用/禁用每个输出的状态。该
器件工作在3.3 - V环境。内置的锁存器确保所有的输出是同步的。
VCC
VCC
VCC
NPD
VCC
VCC
Y1
Y3
Y1B
该CDC7005的特点是操作温度范围为-40 ° C至85°C 。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
2009年，德州仪器
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达拉斯，德克萨斯州75265
Y2B
Y3B
Y2
1
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3.3 V高性能时钟合成器和抖动消除器
功能框图
OPA_IN
OPA
+
OPA_IP
STATUS_REF
STATUS_VCXO
STATUS_LOCK
HOLD
REF_IN
LVCMOS
输入
OPA_OUT
PRGM分频器
M
PRGM分频器
N
PRGM延迟
M
PRGM延迟
N
PFD
收费
泵
VI
参考
CP_OUT
CTRL_LE
SPI LOGIC
CTRL_DATA
CTRL_CLK
NPD
n重设
MUX_SEL
PECL - TO -
LVTTL
I_REF
VCXO_IN
VCXO_INB
PECL
输入
/1
PECL
MUX0
Y0
PECL
LATCH
PECL
产量
Y0B
/2
Y1
/4
PECL
MUX1
PECL
LATCH
PECL
产量
Y1B
/8
Y2
/16
PECL
MUX2
PECL
LATCH
PECL
产量
Y2B
P分频器
Y3
PECL
MUX3
PECL
LATCH
PECL
产量
Y3B
Y4
PECL
MUX4
PECL
LATCH
PECL
产量
Y4B
2
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引脚功能
针
名字
AVCC
CP_OUT
CTRL_LE
BGA
C3, C4, C5, C6, C7
A4
A1
QFN
27, 30, 32, 38, 39
31
36
TYPE
动力
O
I
描述
3.3 V模拟电源
电荷泵输出
LVCMOS输入，控制负载启用串行编程
接口（ SPI）与滞后。未使用的或浮动的输入必须
绑到正确的逻辑电平。这是推荐使用20kΩ的或更大
上拉电阻到VCC 。
LVCMOS输入，串行控制时钟输入SPI ，具有滞后性。
未使用的或浮动的输入必须连接到正确的逻辑电平。这是
推荐使用20kΩ的或较大的上拉电阻到VCC 。
LVCMOS输入，串行输入SPI控制数据，有滞后性。
未使用的或浮动的输入必须连接到正确的逻辑电平。这是
推荐使用20kΩ的或较大的上拉电阻到VCC 。
地
CTRL_CLK
A2
35
I
CTRL_DATA
A3
33
I
GND
B2, B3, B4, B5, B6,
B7，B8 ，C2， D2，D3
D4，D5， D6 ，E2 ，F2
F3, F4, F5, F6
C1
散热垫
引脚24
地
I_REF
40
O
当前路径外部参考电阻（ 12 kΩ的
±1%)
为了支持
一个准确的电荷泵电流，可选的。不要使用任何
该电阻电容，以防止通过此噪声耦合
节点。如果内部12 kΩ的选择（默认设置）时，该引脚可
敞开。
没有连接
LVCMOS输入，异步掉电（ PD）的信号活跃
低。所有的开关电流源关闭，重置所有分隔为默认
值，以及3态所有输出。有一个内部150 kΩ的上拉
电阻器。
注2 ：建议在坡道NPD同时用
VCC和AVCC或更高版本。斜坡上升速度不应该比快
VCC和AVCC的倾斜上升率
LVCMOS输入，异步复位信号有效低。复位
所有分频器的计数器归零保持其分频值
同样的。它有一个内部150 kΩ的上拉电阻。 YX输出
复位时，在切换低。
反相运算放大器的输入，见注1
运算放大器的输出，见注1
运算放大器的同相输入端，见注1
LVCMOS的参考时钟输入
该引脚为高电平，如果PLL锁定的定义是有效的。 PLL锁定定义
指REF_IN时钟和VCXO_IN时钟的上升沿
PFD是锁内检测窗口为至少五个连续的
输入时钟周期。如果REF_IN时钟和VCXO_IN的上升沿
时钟正从选定的锁定检测窗口时，该引脚为低，
但它并不是指PLL的实际锁定状态。这
意味着，即由于在REF_IN或VCXO_IN强烈的抖动
STATUS_LOCK可以很低，即使在PLL处于锁定。该PLL是
锁是肯定的，如果STATUS_LOCK是high.See表8和图4所示。
LVCMOS输出提供了参考输入的状态
（以上频率为3.5 MHz被解释为有效的时钟，积极
HIGH ）
LVCMOS输出提供了VCXO输入的状态
（频率高于10MHz的解释为有效的时钟，积极
HIGH ）
NC
NPD
H1
34
1
I
n重设
H8
14
I
OPA_IN
OPA_OUT
OPA_IP
REF_IN
STATUS_LOCK
A5
A7
A6
B1
A8
29
26
28
37
25
I
O
I
I
O
STATUS_REF
C8
23
O
STATUS_VCXO
D8
22
O
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3
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VCC
D7 ，E3，E4 ， E5，E6 ，
E7， E8 ，F7， G2，G3
G4, G5, G6, G7
D1
E1
F 1， H 2 ，H 4 ，H 6 ，G8
2, 5, 6, 9, 10, 13,
15, 18, 19, 20,
21, 41, 44, 45, 48
42
43
46, 3, 7, 11, 16
动力
3.3 V电源
VCC和AVCC应始终相同的电源电压
VCXO LVPECL输入
互补VCXO LVPECL输入
LVPECL输出
VCXO_IN
VCXO_INB
Y[0:4]
I
I
O
Y [ 0 ： 4 ] B
G1中， H3 ，H5， H7 ，F8
47, 4, 8, 12, 17
O
互补LVPECL输出
注1 ：如果未使用内部运算放大器，这些引脚可以悬空。
SPI控制接口
在CDC7005的串行接口是一个简单的SPI兼容接口，用于向设备写入数据的寄存器。
它由三个控制线： CTRL_CLK ， CTRL_DATA和CTRL_LE 。有4个32位宽的寄存器，
其可通过一个传输字（位0和位1）的低2位来解决。每个发送的字必须
有32位，从高位在前。每个字可分别被写入。建议在程序字
0 ， 1字， 2字和字3右后上电和NPD变高。传输的初始化与
下降CTRL_LE的边缘;只要CTRL_LE高时，没有数据可以被转移。期间CTRL_LE ，低数据
可以写入。该数据具有CTRL_DATA要施加，并且具有上升沿之前是稳定
CTRL_CLK 。的传输是通过CTRL_LE的上升沿结束。与CTRL_LE ，所述的上升沿
新字被异步传送到内部寄存器（例如，N， M，P， ...）。每个字必须单独
通过这个过程发送。未使用的或浮动的输入必须连接到正确的逻辑电平。这是建议
使用20kΩ的或较大的上拉电阻到VCC 。
t4
t3
CTRL_CLK
th2
tsu1
CTRL_DATA
位31 （MSB）
Bit30
Bit2
Bit1
Bit0
t7
CTRL_LE
tsu5
tsu6
图1.时序图SPI控制接口
4
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表1. 0字
位
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
位名称
C0
C1
M0
M1
M2
M3
M4
M5
M6
M7
M8
M9
MD0
MD1
MD2
PFD0
PFD1
PFD2
CP0
CP1
CP2
CP3
Y03St
Y13St
Y23St
Y33St
Y43St
CP3St
OP3St
MUXS0
MUXS1
MUXS2
MUXSEL
输出三态
CP电流
PFD脉冲宽度
参考延迟M
参考分频器M
描述/功能
注册选择
注册选择
参考分频器输出M位0
参考分频器输出M位1
参考分频器输出M位2
参考分频器输出M位3
参考分频器输出M位4
参考分频器输出M位5
参考分频器输出M位6
参考分频器输出M位7
参考分频器输出M位8
参考分频器输出M位9
参考延迟兆比特0
参考延迟兆比特1
参考延迟兆比特2
PFD脉冲宽度PFD位0
PFD脉冲宽度PFD 1位
PFD脉冲宽度PFD位2
CP当前设置位0
CP当前设置位1
CP当前设置位2
CP当前设置位3
Y0三态（ 1 =输出使能）
Y1三态（ 1 =输出使能）
Y2三态（ 1 =输出使能）
Y3三态（ 1 =输出使能）
Y4三态（ 1 =输出使能）
CP三态（ 1 =输出使能）
OPA三态和禁用（ 1 =启用OPA ）
MUXSEL选择位0
MUXSEL选择位1
MUXSEL选择位2
TYPE
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
W
上电
条件
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
0
0
1
1
1
1
1
1
1
0
1
1
0
A4
A4
A4
A4
A4
A4
A4
F1 ， G1
H2, H3
H4, H5
H6, H7
G8 ， F8
A4
A7
针
受影响
邮政信箱655303
达拉斯，德克萨斯州75265
5
QQ：2881677436 复制
