CDC5801A

低抖动时钟倍频器和分频器

可编程延迟和相位校准

SCAS813A - 2005年8月 - 修订2005年12月

D

低抖动时钟乘法器X4 ， X6 ， X8 。

输入频率范围（ 19 MHz至

125兆赫） 。支持输出频率

从150兆赫到500兆赫

故障保护上电初始化

低抖动时钟分频器由/ 2 / 3 / 4 。输入

频率范围（ 50 MHz至125 MHz）的。

支持输出频率范围

12.5 MHz至62.5 MHz的

2.6 MUI可编程双向延时

步骤

典型的8 - ps的相位抖动（12千赫到20兆赫）

在500MHz

典型的2.1 - ps的周期抖动均方根值（全

频带）在500MHz

一个单端输入和一个

差分输出对

输出可以驱动LVPECL ，LVDS和

LVTTL

三功耗工作模式，以最小化

动力

低功耗（典型值200毫瓦

在500兆赫）

封装在一个收缩型小外形

包装（ DBQ ）

所需的PLL无需外部元件

扩频时钟跟踪能力

降低EMI

D

应用：视频图形，游戏

D

D

产品，数据通信，电信

接受LVCMOS ， LVTTL输入的

REFCLK终端

接受其他的单端信号电平

在REFCLK客运站乘编程

适当的V

DD

REF电压电平（

例如， HSTL 1.5若V

DD

REF = 1.6 V）

支持工业级温度范围

40

°

C至85

°

C

DBQ包装

（ TOP VIEW ）

D

D

D

D

D

D

D

D

D

D

D

D

D

V

DD

REF

REFCLK

V

DD

P

GNDP

GND

LEADLAG

DLYCTRL

GNDPA

V

DD

PA

V

DD

PD

STOPB

PwrDnB

1

2

3

4

5

6

7

8

9

10

11

12

24

23

22

21

20

19

18

17

16

15

14

13

P0

P1

V

DD

O

GNDO

CLKOUT

NC

CLKOUTB

GNDO

V

DD

O

MULT0/DIV0

MULT1/DIV1

P2

NC - 无内部连接

描述

该CDC5801A设备提供时钟乘法和除法，从一个单端参考时钟

（ REFCLK ）到一个差分输出端对输出（CLKOUT / CLKOUTB ） 。乘法和除法端子（ MULT / DIV0 ： 1 ）

提供选择的倍频和分频比例，产生CLKOUT / CLOUTKB频率

从12.5 MHz到500 MHz的时钟输入参考（ REFCLK ）从19 MHz到125 MHz的。

见表1和表2详细频率的支持。

在实现相位定位提供了可能性之间的相位对齐（零延迟）

CLKOUT / CLKOUTB和REFCLK或系统中的任何其他的CLK通过供给需要的时钟对齐

到DLYCTRL和LEADLAG终端。

相位对齐还允许用户推迟或提前CLKOUT / CLKOUTB与步骤2.6 MUI （单位

间隔）。对于DLYCTRL终端在每个上升沿，输出时钟是由2.6 - MUI步长延迟

只要有低的LEADLAG终端上。类似地，对于DLYCTRL终端在每个上升沿，则

输出时钟是由2.6 - MUI步长，只要有高LEADLAG终端上先进。该

CDC5801A具有故障安全电初始化状态机，它支持在所有正常运行

通电条件。由于REFCLK和CLKOUT / CLKOUTB之间的相位是电后随机的，

应用可以实现的一个自校准程序在加电时产生一定的相位开始位置时，前

编程的固定延迟与DLYCTRL终端上的时钟。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

版权

2005年，德州仪器

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

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可编程延迟和相位校准

根据模式的终端的选择（ P0 ：2） ，该设备表现为一个乘数（由4,6或8）与

相位对齐绕过或乘法或除法器，具有可编程延迟和相位对齐功能。

通过选择端（P0 ：2）用户也可以绕过相位矫正器和PLL （测试模式），并输出

直接在CLKOUT / CLKOUTB终端REFCLK 。通过P 0 ： 2端的输出可以在一个

高阻抗状态。此设备具有另一独特能力，以便能够用一个宽频带起作用

通过改变电压在V的REFCLK端子上的电压

DD

REF端子。

该CDC5801A具有故障安全电初始化状态机，它支持在所有正常运行

通电条件。

该CDC5801A装置的特点是操作在-40 ℃的自由空气的温度，以85 ℃。

功能框图

PWRDWNB

P0

P1

P2

STOPB

控制逻辑

PLLCLK

相位定位

旁路MUX

REFCLK

PLL

B

相

定位仪

分频器

比

CLKOUT

CLKOUTB

VDDREF/2

φ

D

A

VDDPD/2

2

MULT0/DIV0

MULT1/DIV1

DLYCTRL

LEADLAG

2

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功能表

模式

乘用可编程

延迟和相位校准积极

具有可编程延迟科

和相位校准积极

只有乘法模式（相

矫正器旁路） §

测试模式

P0

0

P1

0

P2

0

CLKOUT / CLKOUTB

REFCLK乘以每个表1由MULT / DIV终端选择比。输出

被延迟或基于DLYCTRL LEADLAG和先进的终端

配置。

REFCLK除以比例按表2 MULT / DIV终端选择。输出

被延迟或基于DLYCTRL LEADLAG和先进的终端

配置。

在这种模式下只可以成倍按表1的可编程延迟功能

和除法功能被停用。 PLL正在运行。

PLL相位对齐两个旁路。 REFCLK被直接输送到输出。

0

0

1

1

1

0

1

0

0

高阻模式

0

1

X

高阻

X =不关心，高阻=高阻抗

请参照表4和表5的说明为可编程性和相位对准功能。

§在这种模式下DLYCTRL和LEADLAG端子必须绑高或低。尽可能低的抖动在这种模式下实现，但是一个延迟

200 ps至2 ns的预期通常由REFCLK根据输出频率CLKOUT 。

终端功能

终奌站

名字

CLKOUT

CLKOUTB

DLYCTRL

号

20

18

7

I / O

O

O

I

输出时钟

输出时钟（补）

在这个终端延误每个上升沿/ 1 / 384的前进CLKOUT / CLKOUTB信号

CLKOUT / CLKOUTB时期。 （例如， 90度延迟或晋升一个人需要提供96升

缘） 。见表4 。

GND为VDDREF和VDDPD

GND时钟输出端（ CLKOUT ， CLKOUTB ）

GND为PLL

GND相位对齐

I

I

I

I

I

I

I

I

I

I

I

I

I

I

决定是否输出时钟被延迟或提前相对于REFCLK 。见表4 。

PLL乘法器和除法器选择

PLL乘法器和除法器选择

未使用

有源低功率状态下， CLKOUT / CLKOUTB变低

模式控制，看到功能表

模式控制，看到功能表

模式控制，看到功能表

参考时钟输入

低电平有效输出功能停止， PLL和PA仍在运行， CLKOUT和CLKOUTB去直流值按表3

电源电压相位对齐

参考电压为DLYCTRL ， LEADLAG端子和STOPB功能

参考电压REFCLK

电源电压为输出端子（ CLKOUT ， CLKOUTB ）

电源电压PLL

描述

GND

GNDO

GNDP

GNDPA

LEADLAG

MULT0/DIV0

MULT1/DIV1

NC

PwrDnB

P0

P1

P2

REFCLK

STOPB

VDDPA

VDDPD

VDDref

VDDO

VDDP

5

17, 21

4

8

6

15

14

19

12

24

23

13

2

11

9

10

1

16, 22

3

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PLL分频/倍频选择

表1和表2列出了所支持的REFCLK和BUSCLK （CLKOUT / CLKOUTB ）频率。

表1.乘比率（ P0 ： 2 = 000或100 ）

MULT0

0

0

1

MULT1

0

1

1

REFCLK

（兆赫）

38125

2583.3

1962.5

乘法

比

4

6

8

BUSCLK

（兆赫）

152500

150500

152500

表2.分频比（ P0 ： 2 = 001 ）

MULT0

0

1

1

MULT1

0

0

1

REFCLK

（兆赫）

100125

7593

5062

区划

比

2

3

4

BUSCLK(1)

（兆赫）

5062.5

2531

12.515.5

BUSCLK将是不确定的，直到一个有效的参考时钟可在REFCLK 。应用后

REFCLK ， PLL需要稳定的时间来实现相位锁定。

表3.时钟输出驱动器的国家

状态

断电

CLK停止

正常

PwrDnB

0

1

1

STOPB

X

0

1

CLKOUT

GND

VO ， STOP

按功能表

CLKOUTB

GND

VO ， STOP

按功能表

表4.可编程延迟和相位对齐

DLYCTRL

每个上升沿

每个上升沿

LEADLAG

1

0

CLKOUT和CLKOUTB

将一个步长大小被推进（见表5）

将一个步长大小被延迟（见表5）

对于每第32个边，有一个或两个边缘相位定位不更新。因此，

CLKOUT阶段不更新每边32次。

表5.时钟输出驱动器的国家

的功能

乘以4 ， 6 ， 8

除以2

除以3

除以4

步长

CLKOUT周期/ 384 （例如， 6.5 ps的在400MHz下）

CLKOUT周期/ 3072 （例如， 6.5 ps的频率为50 MHz ）

CLKOUT期/ 6144 （例如， 6.5 ps的频率为25 MHz ）

CLKOUT周期/ 12288 （例如， 6.5 ps的在12.5兆赫）

注：对于DLYCTRL终端的频率必须始终等于或小于

频率LEADLAG终端。

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在工作自由空气的温度绝对最大额定值（除非另有说明）

电源电压范围，V

DD

（见注1 ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5V至4 V

输出电压范围，V

O

在任何输出端。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V到V

DD

+ 0.5 V

输入电压范围，V

I

在任何输入端。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V到V

DD

+ 0.5 V

连续总功耗。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。见耗散额定值表

工作的自由空气的温度范围内，T

A

。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -40 ° C至85°C

存储温度范围，T

英镑

。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ℃150 ℃的

铅温度1.6毫米（1/16英寸）的距离的情况下为10秒。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 260℃

超出“绝对最大额定值”列出的强调可能会造成永久性损坏设备。这些压力额定值只，和

该设备在这些或超出下标明的任何其他条件的功能操作“推荐工作条件”不

暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。

注1 ：所有的电压值是相对于GND端子。

额定功耗表

包

DBQ

TA

≤

25°C

额定功率

1400毫瓦

降额因子

以上TA = 25°C

11毫瓦/°C的

TA = 85°C

额定功率

740毫瓦

这是结到环境的热阻的倒数，当电路板安装和使用

没有空气流动。

推荐工作条件

民

电源电压VDD （ VDDP ， VDDPA ， VDDO ）

高电平输入电压， VIH （ CMOS ）

低电平输入电压， VIL （ CMOS ）

REFCLK低电平输入电压， VIL

REFCLK高电平输入电压， VIH

输入信号为低电压， VIL （ STOPB ， DLYCTRL ， LEADLAG ）

输入信号的高电压， VIH （ STOPB ， DLYCTRL ， LEADLAG ）

输入参考电压（ REFCLK ） （ VDDREF ）

输入参考电压（ DLYCTRL和LEADLAG ） （ VDDPD ）

高层次的输出电流， IOH

低电平输出电流， IOL

经营自由的空气温度， TA

40

0.7

×

VDDPD

1.235

1.235

VDD

VDD

16

16

85

0.7

×

VDDref

0.3

×

VDDPD

3

0.7

×

VDD

0.3

×

VDD

0.3

×

VDDref

喃

3.3

最大

3.6

单位

V

V

V

V

V

V

V

V

V

mA

mA

°C

时序要求

民

调制输入频率， FMOD （如果驱动SSC CLKIN ）

调制指数（非线性最多0.5％）

输入压摆率， SR

在REFCLK输入占空比

在REFCLK输入频率

在DLYCTRL允许的频率

对LEADLAG允许的频率

在DLYCTRL和LEADLAG允许的占空比

25%

1

40%

19

最大

33

0.6%

4

60%

125

200

400

75%

兆赫

兆赫

兆赫

V / ns的

单位

千赫

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