CDC3S04
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SCAS883B
–
2009年10月
–
经修订的2011年5月
四正弦波时钟缓冲器具有LDO
检查样品：
CDC3S04
1
特点
1 ： 4低抖动时钟缓冲器
单端正弦波时钟输入和
输出
超低相位噪声和待机电流
单个时钟请求输入每个
产量
片内低压差输出（ LDO ），用于
低噪声TCXO供应
串行I
2
C接口（兼容
高速模式下， 3.4兆位/秒）
1.8 V器件电源
工作温度范围宽，
–30°C
至85℃
ESD保护： 2 KV HBM ， 750 V CDM和
100 V MM
小尺寸20引脚芯片级封装： 0.4毫米
间距WCSP封装（1.6毫米
×
2 mm)
描述
该CDC3S04是一个四信道的低功率低抖动
正弦波时钟缓冲器。它可以被用于缓冲
单一的主时钟，多个外设。四
正弦波输出（ CLK1 - CLK4 ）被设计为
最小的通道至通道偏移和超低
添加剂输出抖动。
每路输出都有自己的时钟请求输入端，
使专用时钟输出。这些时钟
请求高电平（也可改为
低电平有效通过I
2
C），以及一个输出信号被产生
可发送回主时钟来请求
时钟（ MCLK_REQ ） 。 MCKL_REQ是
开源的输出，并支持线或
函数（默认方式） 。它需要一个外部下拉
电阻器。 MCKL_REQ可改为线与
或推挽功能，通过I
2
C.
该CDC3S04还提供了一种予
2
C接口
（高速模式），可用于使能或禁止
输出，选择REQ输入的极性和
允许内部解码的控制权。
该CDC3S04设有一个芯片上的高性能
LDO接受2.3 V电压5.5 V和
输出1.8 V电源。该1.8 V电源即可
用于驱动一个外部1.8 -V TCXO 。它可以是
启用或省电的TCXO禁用。
应用
手机
智能手机
手机
便携式系统
无线调制解调器，包括GPS，WLAN ，
W- BT， D- TV ， DVB-H， FM广播， WiMAX，以及
系统时钟
VDD_DIG
VDD_ANA
WCSP
VBAT
LDO
VLDO
REQ1
RESET
RESET
CLK1
B
A
REQ2
CLK2
REQ1
CLK1
REQ2
MCLK_IN
CLK2
REQ3
MCLK_REQ
CLK3
REQ4
SCLH
SDAH
ADR_A0
我知道了
控制
注册
解码器
2
D
C
MCLK ↑
RESET
IN
VDD_
ANA
GND¤
ANA
REQ4
CLK4
REQ3
CLK3
VDD_
DIG
GND_ MCLK_
REQ
DIG
ADR_
A0
E
VLDO
1
VBAT
2
SDAH
3
SCLH
4
CLK4
顶视图
（锡球下方）
GND_DIG
1
GND_ANA
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权
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这个集成电路可以被ESD损坏。德州仪器建议所有集成电路与处理
适当的预防措施。如果不遵守正确的操作和安装程序，可以造成损坏。
ESD损害的范围可以从细微的性能下降，完成设备故障。精密集成电路可能会更
容易受到伤害，因为很小的参数变化可能导致设备不能满足其公布的规格。
描述（续）
在RESET输入低电平信号切换输出CLK1和CLK4到默认状态。在此配置中，
CLK1和CLK4为ON （见
表1）;
其余的器件功能不受影响。此外， RESET输入
提供了一个干扰滤波器，即拒绝的典型300 ns的RESET线尖峰保护的错误复位。一
完整的设备复位到初始状态可以通过V的电周期启动
DD_DIG
.
该CDC3S04工作由两个1.8 V电源。有一个内核电源（ VDD_DIG / GND_DIG ）的核心逻辑
和低噪声模拟电源（ VDD_ANA / GND_ANA ）的正弦波输出。该CDC3S04被设计为
序列无电。两个电源电压可以任何顺序施用。
该CDC3S04是在一个0.4毫米间距WCSP封装（1.6毫米
×
2mm）的和为低待机优化
电流（ 0.5
A).
它的特点是从操作
–30°C
至85℃ 。
设备信息
引脚功能
名字
ADR_A0
CLK1
CLK2
CLK3
CLK4
GND_ANA
GND_DIG
MCLK_IN
MCLK_RE
Q
REQ1
REQ2
REQ3
REQ4
RESET
SCLH
SDAH
VBAT
VDD_ANA
VDD_DIG
VLDO
球NO 。
D4
A4
A2
C4
C2
B4
D2
B1
D3
A3
A1
C3
C1
B2
E4
E3
E2
B3
D1
E1
TYPE
输入
产量
产量
产量
产量
地
地
输入
产量
输入
输入
输入
输入
输入
输入
动力
动力
动力
产量
时钟输出1
时钟输出2
时钟输出3
时钟输出4
地面正弦波缓冲
内核逻辑地
主时钟输入
时钟请求到主时钟源;高电平有效;开放源码输出线或
连接（缺省状态） 。可以改变为推挽输出或线与输出通过I
2
C.
从周边1时钟请求;内部500 kΩ的下拉电阻
从外围2时钟请求;内部500 kΩ的下拉电阻
从外围3个时钟请求;内部500 kΩ的下拉电阻
从周边4个时钟请求;内部500 kΩ的下拉电阻
由应用处理器提供外围复位信号。该信号是低电平有效的和开关
CLK1和CLK4输出为ON （见
表1）。
片上LDO启用。内部1 MΩ的上拉
电阻器和300纳秒（典型值）的干扰滤波器。
I
2
时钟输入
–
HS-模式。内部1 MΩ的上拉电阻
电源引脚内部LDO
对于正弦波缓冲区1.8 V电源
1.8 V电源的核心逻辑。 VDD_DIG上电复位整个设备的默认
条件。
1.8 V电源外部TCXO ;如果RESET （默认模式） LDO启用或REQx处于活动状态。
如果只VBAT是LDO未启用。
功能
从站地址寄存器选择位地址A0 ;内部500 kΩ的下拉电阻
输入/输出I
2
C数据的输入/输出
–
HS-模式。内部1 MΩ的上拉电阻
2
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功能选择表
表1和复位请求（ REQx ）条件时钟输出
(1)
RESET
(2)
0
优先级位
(3)
0
1
0
1
CLK1
On
通过控制REQ1
通过REQ1INT控制
CLK2
通过REQ2控制
通过REQ2INT控制
通过REQ2控制
通过REQ2INT控制
CLK3
通过REQ3控制
通过REQ3INT控制
通过REQ3控制
通过REQ3INT控制
CLK4
On
通过REQ4控制
通过REQ4INT控制
1
(1)
(2)
(3)
阴影部分表示在上电后的默认设置。
RESET复位REQ1PRIO / REQ4PRIO和REQ1INT / REQ4INT位为默认值（ CLK1 / 4 ），但不会改变
剩余内部SW位。在复位过程中，任何我
2
C温度范围被阻塞，直到RESET被停用。的最小脉冲宽度
500 ns的必须适用于激活RESET （内部无干扰滤波器抑制的典型300 ns的峰值） 。
优先级位定义，如果外部控制引脚（硬件控制）或SW位（ SW控制）优先。它可以在被设置
配置寄存器，字节2 ，位0-3 。
表2.请求信号条件时钟输出
(1)
REQ-信号
(2)
低电平有效
REQx
(REQ1/2/3/4)
0
1
ACTIVE -HIGH
(1)
(2)
(3)
(4)
0
1
CLKX
(CLK1/2/3/4)
时钟
禁用高
禁用高
(4)
时钟
(4)
MCLK_REQ
高
低（如果所有REQx高）
低（如果所有REQx低）
高
LDO
(3)
On
关（如果所有REQx高）
关（如果所有REQx低）
On
阴影部分表示在上电后的默认设置。
REQ1 ， REQ2 ， REQ3和REQ4的极性寄存器配置通过I
2
C（见
表3
字节0 ，位0-3 ） 。默认设置为
高电平有效。
该LDO由一个片上解码器控制，但也可以SW控制（参见
表3
字节2 ，位4-5） 。
CLK1和CLK4为ON后，设备上电（默认情况下） 。 CLK2和CLK3被外部REQ2和REQ3控制
分别。
电源组
名字
VBAT
VLDO
VDD_DIG
VDD_ANA
描述
对于LDO电源引脚由主电池提供。 LDO工作不只要VBAT是。
1.8 V低压降输出电压外部TCXO 。 LDO被启用，如果VBAT和VDD_DIG上和REQx或RESET为
活性（见
表2）。
核心逻辑和I 1.8 V电源
2
逻辑。 VDD_DIG必须提供正确的设备操作。上电
VDD_DIG复位整个设备的默认状态。
1.8 V电源的正弦波缓冲区。对于正确的正弦波缓冲功能，所有三个电源（ VBAT ，V
DD_DIG
和V
DD_ANA
）必须打开。但是，V
DD_ANA
在任何时间可以接通和关断。如果关闭，则正弦波的输出被切换
高阻抗。
上电顺序
该CDC3S04是专为序，少电。 VBAT ，V
DD_DIG
和V
DD_ANA
在任何可应用
顺序。推荐的上电顺序是VBAT第一，其次是V
DD_DIG
和V
DD_ANA
。推荐
断电顺序是相反的顺序。
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绝对最大额定值
在工作自由空气的温度范围内（除非另有说明）
V
DD_ANA
V
DD_DIG
V
BAT
V
I
V
O
V
LDO
I
O
I
LDO
T
英镑
(1)
(2)
(3)
(1)
价值
电源电压范围
电池电源电压范围
输入电压范围
(2)
输出电压范围
输出电压范围
输入电流（V
i
＆ LT ;
0, V
i
＆ GT ;
V
DD
)
连续输出电流
连续输出电流
存储温度范围
(3)
(2) (3)
单位
V
V
V
V
V
mA
mA
mA
°C
–0.5
2.5
–0.5
6.5
–0.5
到V
DD
+ 0.5
–0.5
到V
DD
+ 0.5
–0.5
到V
BAT
+ 0.5
±20
±20
±20
–65
150
强调超越那些在列
绝对最大额定值
可能对器件造成永久性损坏。这些压力额定值
该设备在这些或超出下标明的任何其他条件，仅及功能操作
推荐工作
条件
是不是暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
如果输入和输出钳位电流额定值是所观察到的输入和输出负电压额定值可能被超过。
输入V
I
输出V
O
正电压被限制在绝对最大额定值为V
DD
= 2.5 V.
热特性的20引脚WCSP （ YFF ）
(1)
参数
气流
（ LFM ）
0
T
JA
T
JC
T
JB
T
J
(1)
热阻，结到环境
热阻，结点到外壳
热阻，结对板
最高结温
200
400
–
–
–
20-PIN
WCSP
71
62
59
17.5
20.5
125
° C / W
° C / W
°C
° C / W
单位
封装的热阻抗的计算按照JESD 51 JEDEC2S2P （高K板） 。
推荐工作条件
民
V
DD_ANA
V
DD_DIG
V
IH
V
IL
V
IS
C
L
C
OUT
T
A
(1)
器件的电源电压
器件的电源电压
输入电压ADR_A0 ， REQx ， RESET
正弦波输入电压
–
MCLK_IN ;交流耦合幅度
正弦波输出负载
(1)
LDO的输出电容（稳定内部控制回路）
工作自由空气的温度
0.8
–30
1.65
1.65
0.65 V
DD_DIG
0.35 V
DD_DIG
0.5
10
2.2
85
1.2
30
喃
1.8
1.8
最大
1.95
1.95
单位
V
V
V
V
V
PP
pF
F
°C
10 pF的是典型的负载驱动能力。的驱动能力可以为30 pF的由本人进行优化
2
C寄存器（字节3位7-4 ） 。
4
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电气特性
在推荐工作的自由空气的温度范围（除非另有说明）
参数
测试条件
整体参数
V
BAT
= 5.5 V;
V
DD_ANA
= 1.95 V;
模拟电源电流
(1)
LDO是; V
IS
= 1 V
PP
;
（参阅图
8
通过
图12）
f
MCLK_IN
= 38.4兆赫;
R
L
= 10 kΩ的;
L
= 10 pF的
(2)
数字电源电流
（见
图8
通过
图12）
关闭（无REQ ）
每路输出
0.1
2
0.2
2.6
mA
民
典型值
最大
单位
I
DD_ANA
I
DD_DIG
V
BAT
= 5.5 V; V
DD_DIG
= 1.95 V; V
DD_ANA
= OFF;
LDO =关闭; V
IS
= 1 Vpp的; F
MCLK_IN
= 38.4
兆赫;
C
L
= 10 pF的;
L
= 10 kΩ
V
BAT
= 5.5 V; V
DD_DIG
/V
DD_ANA
= 1.95 V;
所有输出禁用（不输入时钟; LDO
关;没有REQ ; RESET是无效的;我
2
C是
空闲模式） ;包括1 MΩ的上拉，在我
2
C
和RESET
正弦波
线或输出;
I
OH
=
–2
毫安; V
DD_DIG
= 1.65 V （见
图3. ）
推挽输出; V
DD_DIG
= 1.65 V,
I
OH
=
–2
mA
线与输出;我
OL
= 2毫安
V
DD_DIG
= 1.65 V
推挽输出; V
DD_DIG
= 1.65 V,
I
OL
= 2毫安
V
DD_DIG
= 1.65 V ;我
I
=
–18
mA
0.01
V
DD_DIG
–
0.45
0.1
mA
I
SB
待机电流
0.5
10
A
f
MCLK_IN
输入频率
38.4
52
兆赫
V
OH
MCLK_REQ高电平输出
电压
V
V
DD_DIG
–
0.45
0.45
V
0.45
–1.2
6
V
V
OL
MCLK_REQ低电平输出
电压
LVCMOS输入电压
输入电流ADR_A0 ， REQx
（ 500 kΩ的下拉）
输入电流RESET （ 1 MΩ
拉）
输入电流ADR_A0 ， REQx
（ 500 kΩ的下拉）
输入电流RESET （ 1 MΩ
拉）
输入电容ADR_A0 ，
REQx ， RESET
SCLH / SDAH输入钳位
电压
SCLH / SDAH输入电流
SDA / SCL输入高电压
SDAH / SCLH输入低电压
施密特触发器的滞后
输入
SDAH低电平输出电压
SCLH输入电容
SDAH输入电容
V
IK
I
IH
V
I
= V
DD_DIG
; V
DD_DIG
= 1.95 V
2
–2
V
I
= 0 V; V
DD_DIG
= 1.95 V
–3
V
I
= 0 V或V
DD_DIG
SDAH / SCLH参数（ HS模式）
3
A
I
IL
A
C
I
pF
V
IK
I
I
V
IH
V
IL
V
HYS
V
OL
C
I
(1)
(2)
(3)
V
DD_DIG
= 1.65 V ;我
I
=
–18
mA
0.1 V
DD_DIG
＆ LT ;
V
I
＆ LT ;
0.9 V
DD_DIG
0.7 V
DD_DIG
–1.2
10
0.3 V
DD_DIG
0.1 V
DD_DIG
V
A
V
V
V
I
OL
= 3毫安， V
DD_DIG
= 1.65 V
V
I
= 0 V或V
I
= V
DD_DIG （3）
V
I
= 0 V或V
I
= V
DD_DIG
(3)
0.2 V
DD_DIG
3
8
5
10
V
pF
总电流消耗时，没有输出有效，由我来计算
DD_ANA
（关） + I
DD_DIG
.
对于C
L
= 30 pF的，典型电流为一个输出为2.2 MA（见
图8）。
在我
2
C标准规定了最大C
I
10 pF的。
版权
2009-2011年，德州仪器
5
QQ：2881677436 复制
