CDC2510
3.3 -V锁相环时钟驱动器
SCAS597 - 1997年12月
D
D
D
D
D
D
D
D
锁相环时钟分布
同步DRAM应用
分配一个时钟输入到一个银行
十大输出
单输出使能端控制所有
十大输出
外部反馈（ FBIN ）引脚用于
输出同步时钟输入
片系列阻尼电阻器
无需外部RC网络所需
工作在3.3 V V
CC
塑料包装24引脚超薄紧缩
小外形封装
PW包
（ TOP VIEW ）
AGND
V
CC
1Y0
1Y1
1Y2
GND
GND
1Y3
1Y4
V
CC
G
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AV
CC
V
CC
1Y9
1Y8
GND
GND
1Y7
1Y6
1Y5
V
CC
FBIN
描述
该CDC2510是一款高性能，低偏移，低抖动锁相环（ PLL ）时钟驱动器。它使用了一个PLL来
精确对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）的输入信号。它
是专门用于与同步DRAM中使用而设计的。在CDC2510工作在3.3 V V
CC
并提供
综合系列阻尼电阻，使其非常适合驱动点至点的负载。
十输出一个银行提供的CLK 10低偏移，低抖动的副本。输出信号的占空比调整
到50％ ，而与占空比在CLK的。所有的输出可被激活或通过一个单独的输出禁止
使能输入。当对G输入为高电平时，输出开关在相位和频率上与CLK ;当对G输入
为低电平时，输出被禁止到逻辑低状态。
含锁相环与许多产品， CDC2510不需要外部RC网络。环路滤波器
对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路，所述CDC2510需要一个稳定时间以达到锁相
反馈信号与参考信号。此稳定时间是必需的，下列功率和应用
一个固定频率，在CLK的固定相位信号，以及下列任何更改PLL参考的或
反馈信号。该PLL可以通过捆扎AV绕过用于测试目的
CC
到地面。
在CDC2510的特点是操作从0℃至70℃。
功能表
输入
G
X
L
H
CLK
L
H
H
输出
1Y
(0:9)
L
L
H
FBOUT
L
H
H
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1997年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
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终端功能
终奌站
名字
号
TYPE
描述
时钟输入。 CLK提供时钟信号，以通过所述CDC2510时钟驱动器进行分配。 CLK使用
以提供所述参考信号，以集成的PLL，它产生时钟输出信号。 CLK绝
有一个固定的次数，以便PLL获得相位锁定固定相。一旦电路通电
和一个有效CLK信号被施加，一个稳定时间为PLL相位锁定所需要的
反馈信号到它的参考信号。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN必须是硬连线的，以
FBOUT完成PLL 。该集成的PLL同步的CLK和FBIN使得存在
CLK和FBIN间名义上的零相位误差。
输出组启用。 G是输出使能输出端1Y （0 ：9）。当G为低电平时，输出1Y （0： 9）的
禁止为逻辑低电平状态。当G为高电平时，所有输出1Y （ 0 ： 9 ）已启用，切换的同时
频率CLK 。
反馈输出。 FBOUT专用于外部反馈。它的开关频率为相同的频率
CLK 。当从外部连接到FBIN ， FBOUT完成PLL的反馈环路。 FBOUT有
并集成25 Ω串联阻尼电阻。
时钟输出。这些输出提供CLK的低偏移的副本。输出银行1Y （ 0 ： 9 ），通过启用
对G输入。这些输出可以通过拉高对G控制输入被禁用为逻辑低电平状态。
每个输出有一个集成的25 - Ω串联阻尼电阻。
模拟电源。 AVCC提供了用于模拟电路的功率参考。此外， AVCC
可用于绕过锁相环用于测试目的。当AVCC是绑在地上， PLL被旁路
和CLK直接缓冲到该设备输出。
模拟地。 AGND为模拟电路的接地参考。
电源
地
CLK
24
I
FBIN
13
I
G
11
I
FBOUT
12
3, 4, 5, 8, 9
15, 16, 17, 20,
21
23
1
2, 10, 14, 22
6, 7, 18, 19
O
1Y (0:9)
O
AVCC
AGND
VCC
GND
动力
地
动力
地
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在工作自由空气的温度范围内绝对最大额定值（除非另有说明）
电源电压范围，V
CC
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V至4.6 V
输入电压范围，V
I
（见注1 ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5V至6.5 V
电压范围应用于任何输出的高
或低的状态，V
O
（见注1和2 ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.5 V到V
CC
+ 0.5 V
输入钳位电流，I
IK
(V
I
＆ LT ; 0）。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -50毫安
输出钳位电流，I
OK
(V
O
＆ LT ; 0或V
O
＆ GT ; V
CC
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
±50
mA
连续输出电流，I
O
(V
O
= 0至V
CC
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
±50
mA
连续电流通过每个V
CC
或GND 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
±100
mA
在T最大功耗
A
= 55 ° C（在静止空气中） （见注3 ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.7 W
存储温度范围，T
英镑
。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -65 ℃150 ℃的
超出“绝对最大额定值”列出的强调可能会造成永久性损坏设备。这些压力额定值只，和
该设备在这些或超出下标明的任何其他条件的功能操作“推荐工作条件”不
暗示。暴露于长时间处于最大绝对额定情况下会影响器件的可靠性。
注意：如果输入和输出钳位电流额定值观察1的输入和输出负电压额定值可能被超过。
2.该值被限制在4.6V的最大。
3.最大的封装功耗采用150 ° C的结温为750密耳的电路板走线的长度来计算。
欲了解更多信息，请参阅
封装的热考虑
应用笔记中
ABT先进的BiCMOS技术数据
书，
文献编号SCBD002 。
推荐工作条件（见注4 ）
民
VCC
VIH
VIL
VI
IOH
IOL
电源电压
高电平输入电压
低电平输入电压
输入电压
高电平输出电流
低电平输出电流
0
0
3
2
0.8
VCC
–12
12
70
最大
3.6
单位
V
V
V
V
mA
mA
°C
TA
工作自由空气的温度
注4 ：未使用的输入必须保持高电平或低电平，以防止它们飘浮。
电气特性在推荐工作的自由空气的温度范围内（除非
另有说明）
参数
VIK
VOH
II = -18毫安
IOH = -100
A
IOH = -12毫安
IOH = - 6毫安
IOL = 100
A
IOL = 12毫安
IOL = 6毫安
VI = VCC或GND
VI = VCC或GND ，
一个输入在VCC - 0.6 V，
VI = VCC或GND
VO = VCC或GND
IO = 0 ，输出：低或高
在VCC和GND的其他投入
测试条件
VCC
3V
MIN到MAX
3V
3V
MIN到MAX
3V
3V
3.6 V
3.6 V
3.3 V至3.6 V
3.3 V
3.3 V
4
6
VCC - 0.2
2.1
2.4
0.2
0.8
0.55
±5
10
500
A
A
A
pF
pF
V
民
TYP
最大
–1.2
单位
V
V
VOL
II
ICC§
I
CC
Ci
Co
对于显示为MIN和MAX的条件下，使用推荐的工作条件下，指定相应的值。
§对于AVCC的ICC ，见图5 。
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时序要求在推荐的电源电压范围和工作的自由空气
温度
民
fclock
时钟频率
输入时钟的占空比
稳定时间
25
40%
最大
125
60%
1
ms
单位
兆赫
以获得其反馈信号的相位锁定到其基准信号所需的集成PLL电路的时间。为获得相位锁定到一个
固定频率，固定相位基准信号必须存在于CLK 。直到获得相位锁定，规格为传播延迟，歪斜，
和开关特性表中给定的抖动参数不适用。
开关特性在推荐的电源电压范围和工作的自由空气
温度，C
L
= 30 pF的（见注5和图1和图2 ）
参数
tphase错误，
参考
（参见图3）
tphase错误
- 抖动
（见注6 ）
TSK （ O） §
抖动（峰峰值）
占空比
参考
（见图4）
从
（输入）
TO
（输出）
VCC = 3.3 V
±
0.165 V
民
典型值
最大
民
VCC = 3.3 V
±
0.3 V
典型值
–0.7...0.1
最大
ns
66兆赫< CLKIN ↑ < 100兆赫
FBIN ↑
CLKIN ↑ = 100 MHz的
任何Y或FBOUT
F（ CLKIN > 66兆赫）
FBIN ↑
任何Y或FBOUT
任何Y或FBOUT
任何Y或FBOUT
–500
–50
– 310
200
–100
43%
100
55%
ps
ps
ps
tr
任何Y或FBOUT
1.3
1.9
0.8
2.1
tf
任何Y或FBOUT
1.7
2.3
1.2
2.5
这些参数未经过生产测试。
§在TSK （O ）规范仅适用于所有输出的负载相等。
注： 5，规范本表中的参数只适用后的任何适当的稳定时间。
6.相位误差不包括抖动。总的相位误差为 - 600 ps至50 PS为5 ％ VCC范围。
ns
ns
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5
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