CD74ACT297
数字锁相环
SCHS297A - 1998年8月 - 修订1999年9月
D
D
D
D
D
D
D
D
D
D
D
D
数字化设计避免了模拟
误差补偿
轻松级联的Hlgher阶环路
有用的频率范围
- DC至110 MHz的典型（K CLK ）
- DC至70 MHz的典型（ I / D CLK ）
动态可变带宽
很窄的带宽可达到
上电复位
输出能力
- Standand ： XORPD OUT ， OUT ECPD
- 公交Drlver ： I / D OUT
SCR闩锁耐CMOS工艺
和电路设计
双极FAST / AS / s的速度
显着降低功耗
平衡传输延迟
ESD Protectlon超过每2000 V
MIL -STD -883方法3015
封装在小外形综合
电路封装
男包
（ TOP VIEW ）
B
A
ENCTR
CLK
I / D CLK
D / U
I / D OUT
GND
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
V
CC
C
D
φA2
ECPD OUT
XORPD OUT
φB
φA1
描述
该CD74ACT297设备被设计为提供一种简单，低成本的解决方案，以高精度，数字化，
相位锁定环应用。这些设备包含所有的必要的电路，与该异常的
除以N的计数器，如在图1中描述的构建一阶锁相环。
两个异或（ XORPD ）和边缘控制提供了最大的灵活性（ ECPD ）相位检测器。
正确分配循环功能的，具有许多外部的包积木，可以很容易
对于设计者把纹波消除或级联到高阶锁相环。
根据K-计数器功能表上/下移k计数器的长度是数字可编程的。同
A，B ， C和D都低，在K计数器是禁用的。用高和B， C和D的低，在K计数器只有三
阶段长，这拓宽了带宽或捕捉范围，并缩短循环的锁定时间。当A ， B，
C和D被编程为高电平，在K计数器成为17级长，这缩小了带宽或捕获
范围和延长锁定时间。的环路带宽通过操纵的A-贯通D输入的实时控制
可以最大限度地使用数字锁相环的整体性能。
这个设备将执行经典的一阶相锁相环功能，而不使用模拟组件。该
数字锁相环（ DPLL）的准确性不受V
CC
和温度的变化，而是取决于
仅仅在K时钟， I / D时钟和循环传播延迟的精度。在I / D的时钟频率与
除以-N模数确定DPLL的中心频率。的中心频率是由定义
关系F
c
= I / D时钟/ 2N （赫兹） 。
该CD74ACT297的特点是操作温度范围为-40 ° C至85°C 。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
TI是德州仪器的商标。
FAST是仙童半导体公司的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
1999年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
CD74ACT297
数字锁相环
SCHS297A - 1998年8月 - 修订1999年9月
模控制
D C
B
A
2
14 15 1
4
6
3
模
计数器
CLK
D / U
ENCTR
I / D CLK
φA1
φB
φA2
5
9
10
J
13
K
递增/递减
电路
7
I / D OUT
11
XORPD OUT
12
ECPD OUT
图1. Simplifed框图
2
邮政信箱655303
达拉斯，德克萨斯州75265
CD74ACT297
数字锁相环
SCHS297A - 1998年8月 - 修订1999年9月
功能表
计数器
（数字控制）
D
L
L
L
L
L
L
L
L
H
H
H
H
H
H
H
H
C
L
L
L
L
H
H
H
H
L
L
L
L
H
H
H
H
B
L
L
H
H
L
L
H
H
L
L
H
H
L
L
H
H
A
L
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
模（ K）
抑制
23
24
25
26
27
28
29
210
211
212
213
214
215
216
217
异或相位检测器
φA1
L
L
H
H
φB
L
H
L
H
XORPD OUT
L
H
H
L
EDGE控制相探测器
φA2
H或L
↓
H或L
↑
φB
↓
H或L
↑
H或L
ECPD OUT
H
L
没有变化
没有变化
H =稳态高层
L =稳态水平低
↓
=由高向低的转变
↑
=从低到高的转变
邮政信箱655303
达拉斯，德克萨斯州75265
3
CD74ACT297
数字锁相环
SCHS297A - 1998年8月 - 修订1999年9月
功能框图
计数器
A
B
C
D
2
1
15
14
1
2
4
8
X / Y
0
14
13
12
11
10
9
8
7
6
5
4
3
2
1
为了控制模式12-2 （ 11级未显示）
CLK
4
D / U
6
C20
20D
T
R
R
T
14D
M14
R
13D
M13
M13
R
R
1T
R
T
14T
13T
ENCTR
3
C20
20D
T
R
T
R
M14
14T
14D
R
13T
13D
R
1T
R
T
R
上电复位
l=1
1
递减
增量
I / D CLK
5
I / D电路
7
21D
21D
C21
21D
C21
C21
C21
C21
C21
C21
21D
C21
21D
21D
C21
21K
21D
21D
21J
I / D OUT
异或相位检测器
φA1
9
11
10
EDGE控制相探测器
XORPD OUT
φB
S
R
φA2
13
S
R
12
ECPD OUT
4
邮政信箱655303
达拉斯，德克萨斯州75265
CD74ACT297
数字锁相环
SCHS297A - 1998年8月 - 修订1999年9月
鉴相器产生一个错误信号的波形是，在零相位误差，是50 ％占空比的方
波。于线性操作的极限，该相位检测器的输出将是高或低的所有的时间，
根据相位误差的方向（ φ
in
–
φ
OUT
） 。在这些限制中，相位检测器输出的变化
线性地与输入相位误差，根据该增益K
d
，这是表示在相位检测器输出的方
每个相位误差的周期。相位检测器的输出之间可以改变
±
1 ，根据该关系式：
相位检测器输出
–
+
％ high100 ％的低
(1)
相位检测器的输出将被K
d
φ
e
，在相位误差
φ
e
=
φ
in
–
φ
OUT
.
异或相位检测器（ XORPD ）和边缘控制的相位检测器（ ECPD ）通常用于
数字类型。的ECPD比XORPD逻辑函数更复杂的，但一般都可以被描述为
会发生变化的状态上的其输入端的转换中的一个电路。对于XORPD ，K
d
是4，因为它的输出
仍然很高（PD输出= 1）的1/4周期的相位误差。类似地，对于ECPD ，K
d
是2，因为它的输出
高居不下的1/2周期的相位误差。相位检测器的类型将确定的零相位误差点，
即，相位检测器输入端的相分离
φ
e
定义为零。对于基本数字锁相环系统
图2中，
φ
e
= 0时的相位检测器的输出是一个方波。该XORPD输入是四分之一周期的相位差
零相位误差。对于ECPD ，
φ
e
= 0时，输入为1/2个周期的相位。
MFC
CLK
D / U
XORPD OUT
鳍，
φ
in
φA1
φB
I / D CLK
I / D电路
I / D OUT
FOUT ，
φ
OUT
DIVIDE -BY -K
计数器
2 NFC
DIVIDE -BY -N
计数器
携带
借
图2. DPLL使用异或相位检测
相位检测器的输出控制着向上/向下输入到第K计数器。该计数器的时钟由输入
中频频率
c
，这是环路中心频率f的倍数M
c
。当在K柜台回收起来，它产生
一个进位脉冲。而回收倒计时产生借脉冲。如果进位和借位输出
概念性地组合成一个输出，正面为一进位和负一借位，并且如果在K计数器
被认为是一个分频器与比MF
c
/ K， K个计数器的输出将等于输入频率
乘以分频比。因此，从K计数器的输出为（k
d
φ
e
Mf
c
)K.
并借脉冲转到递增/递减（ I / D）电路，其中，在不存在任何携带或进
借脉，有一个输出是一半的输入时钟（ I / D CLK ）的。输入时钟是仅有的倍数， 2N，
的环路中心频率。响应于一个进位或借位脉冲，在I / D电路将添加或删除一个
脉冲I / D输出。因此，该I / D电路的输出将是Nf个
c
4 (k
d
φ
e
Mf
c
)/2K.
N个计数器的输出（或锁相环的输出）为：
fo
+
fc
)
（ KD
f
EMFC ） 2KN
(2)
当这个结果是相对于方程为一个一阶模拟锁相环，数字等效
VCO的增益的仅仅是MF
c
/ 2KN或f
c
/ K为M = 2N 。
因此，具有可调节计数器的简单的一阶锁相环是一个模拟的等效
锁相环具有可编程VCO增益。
邮政信箱655303
达拉斯，德克萨斯州75265
5
QQ：2881677436 复制
