CAT24C208
8 KB的双端口串行EEPROM
特点
I
支持标准和快速I
2
C协议*
I
2.5V至5.5V工作电压
I
16字节页写缓冲
I
施密特触发器和噪声保护过滤器
描述
该CAT24C208是一个8 - Kbit的双端口串行CMOS
EEPROM内部组织为256个4段
每个字节。该CAT24C208设有一个16字节的页
写缓冲器，并且可以从以下两种访问
独立的I
2
C兼容型接口， DSP （ SDA ， SCL）和
DDC （ SDA ， SCL ） 。
在两个接口之间的仲裁是自动的
并允许个人访问的外观
内存从每个接口。
关于我
2
C总线输入
I
低功耗CMOS技术
I
百万编程/擦除周期
I
百年数据保留
I
工业温度范围
I
符合RoHS标准的8引脚SOIC封装
如需订购信息的详细信息，请参阅第12页。
框图
DSP VCC
仲裁
逻辑
DDC VCC
DSP SCL
DSP SDA
显示
控制
逻辑
D
E
C
O
D
E
R
S
1K ×8
内存
ARRAY
D
E
C
O
D
E
R
S
DDC
控制
逻辑
SCL DDC
DDC SDA
VSS
CON组fi guration
注册
EDID SEL
* Catalyst半导体是由飞利浦公司获发牌进行的I
2
C总线协议。
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
文档。 1044号，第F
1
CAT24C208
引脚配置
SOIC （W）的
DSP VCC
DSP SCL
DSP SDA
VSS
1
2
3
4
8
7
6
5
DDC VCC
EDID SEL
SCL DDC
DDC SDA
引脚说明
引脚数
1
2
引脚名称
DSP V
CC
DSP SCL
功能
从显示控制设备的电源
该CAT24C208 DSP串行时钟双向引脚用于时钟所有
数据传送到或者从设备的DSP SDA引脚的和也被用来
DSP模块端口访问时， DDC端口处于激活状态。
DSP串行数据/地址。双向DSP的串行数据/地址引脚
用于从一个显示传输数据进入和离开设备的
控制器。该DSP SDA引脚是开漏输出，可无线
或运算与其它漏极开路或集电极开路输出。
设备接地。
DDC串行数据/地址。双向DDC串行数据/地址
引脚用于将数据从一个DDC主机转移到进出的设备。
DDC的SDA引脚是开漏输出，可线与逻辑或运算
其它漏极开路或集电极开路输出。
该CAT24C208 DDC串行时钟双向引脚用于时钟所有
数据传送进入或离开该装置的DDC SDA引脚，以及用于
DDC阻塞端口的访问时， DSP的端口处于激活状态。
EDID选择。该CAT24C208 EDID选择输入选择有效的银行
的存储器经由DDC ，SDA / SCL接口进行访问，在设
配置寄存器。
设备电源从DDC主机通电时。
3
DSP SDA
4
5
V
SS
DDC SDA
6
SCL DDC
7
EDID SEL
8
DDC V
CC
文档。 1044号，第F
2
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
CAT24C208
绝对最大额定值
(1)
高温下偏置.................. -55 ° C至+ 125°C
存储温度........................ -65 ° C至+ 150°C
任何引脚的电压
对于地面
(2)
............ -2.0V到+ V
CC
+ 2.0V
V
CC
相对于地面................ -2.0V至+ 7.0V
可靠性的特点
符号
N
END(4)
T
DR(4)
V
ZAP(4)
I
LTH(4)(5)
参数
耐力
数据保留
ESD敏感性
闭锁
基准测试方法
民
典型值
最大
单位
周期/字节
岁月
伏
mA
封装功耗
能力（T
A
= 25 ° C） ................................... 1.0W
引线焊接温度（ 10秒） ............ 300℃
输出短路电流
(3)
........................百毫安
MIL - STD-883标准，测试方法1033百万
MIL - STD-883标准，测试方法1008
JEDEC标准JESD 22
JEDEC标准17
100
2000
100
直流工作特性
V
CC
= 2.5V至5.5V ，除非另有规定。
符号参数
I
CC
I
SB
I
LI
I
LO
V
IL
V
IH
VHYS
V
OL1
V
CCL1
V
CCL2
电源电流
待机电流（V
CC
= 5.0V)
输入漏电流
输出漏电流
输入低电压
输入高电压
输入滞后
输出低电压（V
CC
= 3V)
泄漏DSP V
CC
到DDC V
CC
泄漏DDC V
CC
以DSP V
CC
测试条件
f
SCL
= 100千赫
V
IN
= GND或任
DSP或DDC V
CC
V
IN
= GND要么
DSP或DDC V
CC
V
OUT
= GND要么
DSP或DDC V
CC
民
TY P
最大
3
50
10
10
单位
mA
A
A
A
V
V
V
– 1
V
CC
x 0.7
0.05
I
OL
= 3毫安
V
CC
x 0.3
V
CC
+ 0.5
0.4
+100
+100
V
A
A
注意：
（ 1 ）强调上述“绝对最大额定值”，可能对器件造成永久性损坏。这些压力额定值
只和功能在这些或那些在此操作部分中列出的以外的任何其他条件的装置的操作
规范是不是暗示。暴露于任何绝对最大额定值长时间会影响器件的性能和可靠性。
（ 2）最小的直流输入电压为-0.5V 。在转换过程中，输入可能下冲至-2.0V为小于20毫微秒周期。最大直流
电压输出引脚为V
CC
+ 0.5V ，这可能会过冲至V
CC
+ 2.0V为小于20ns的周期。
（ 3）输出短路不超过一秒。不超过一个输出短路的时间。
（ 4 ）该参数是最初的设计或工艺变更影响的参数后进行测试。
提供（ 5 ）闩锁保护的压力高达100毫安的地址和数据引脚从-1V到V
CC
+1V.
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
3
DOC 1044号，第F
CAT24C208
电容
T
A
= 25 ° C，F = 1.0兆赫，V
CC
= 5V
符号
C
I/O(1)
C
IN(1)
参数
输入/输出电容（无论是DSP或DDC SDA ）
输入电容（ EDID ，无论是DSP或DDC SCL ）
条件
V
I / O
= 0V
V
IN
= 0V
民
典型值
最大
8
6
单位
pF
pF
注意：
（ 1 ）此参数与最初设计或工艺变更影响的参数后进行测试。
交流特性
V
CC
= 2.5V至5.5V ，除非另有规定。
阅读&写周期极限
符号
F
SCL
T
I(1)
t
AA
t
BUF(1)
t
高清： STA
t
低
t
高
t
SU ： STA
t
高清： DAT
t
苏： DAT
t
R(1)
t
F(1)
t
苏： STO
t
DH
参数
时钟频率
在SCL ， SDA输入噪声抑制时间常数
SCL低到SDA数据输出和ACK出
时间的公交车必须在新的传输前免费
可以启动
START条件保持时间
时钟低电平时间
时钟高电平时间
启动条件建立时间（对于一个重复启动
条件）
数据保持时间
数据建立时间
SDA和SCL上升时间
SDA和SCL下降时间
停止条件的建立时间
数据输出保持时间
0.6
100
1.3
0.6
1.3
0.6
0.6
0
100
300
300
民
最大
400
100
0.9
单位
千赫
ns
s
s
s
s
s
s
ns
ns
ns
ns
s
ns
注意：
（ 1 ）此参数与最初设计或工艺变更影响的参数后进行测试。
(2) t
PUR
和T
PUW
是从时间V所需的延迟
CC
是稳定的，直到指定的操作可以启动。
上电时序（ 1 ） （ 2 ）
符号
t
PUR
t
PUW
写周期极限
符号
t
WR
参数
写周期时间
民
典型值
最大
5
单位
ms
参数
上电到读操作
上电到写操作
民
典型值
最大
1
1
单位
ms
ms
写周期时间是从一个写序列到内部程序的结束的一个有效的停止状态的时间/擦除
周期。在写周期，总线接口电路都被禁止， SDA被允许维持高位，并且设备不
不响应的从机地址。
文档。 1044号，第F
4
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
CAT24C208
功能说明
该CAT24C208有1K字节的总内存空间
这是由以下两种予访问
2
C接口
口， （ DSP_SDA和DSP_SCL ）或（ DDC_SDA和
DDC_SCL ），并与在该使用段指针的
地址60H 。在上电和任何指令之后，在
段指针将在段00H的DSP和
在配置中选择了银行的区段00H
注册DDC 。
整个内存显示为连续的内存
在显示界面上的立体空间
（ DSP_SDA和DSP_SCL ） ，参照表2 ，以及图
11至图18为DSP的完整描述
界面。
62 / 63H用于配置寄存器的地址
配置该装置的操作和存储器映射
从DDC接口， （ DDC_SDA观察和
DDC_SCL ） 。
读写操作可以在任何执行
从显示的DSP的存储器空间内的位置
接口无论EDID SEL引脚的状态或
与DDC接口上的活性。从DDC
接口，存储器空间显示为两个512字节
记忆银行，2段，每段00H和01H中
上部和下部的银行，见表1 。
每个存储器组可以被用于存储的E -EDID。
数据结构。然而，只有一个存储体可以被读
通过在一个时间与DDC端口。积极行
存储器（即，出现在地址的A0h银行
DDC的端口） ，通过配置控制
注册62 / 63H和EDID_SEL引脚。
任何写操作都是可能的DDC接口
除非与DDC写使能位被置位（ WE = 1）中的
设备配置寄存器，寄存器地址62H 。
该装置在两者之间自动地进行仲裁
接口允许单个接入外观
来自每个接口的存储器。
在一个典型的E-EDID应用EDID_SEL引脚
通常连接到“模拟电缆检测”的销
VESA M1柔顺的，双模式（模拟和数字）
显示。在这种方式中，E- EDID，出现在AD-
在DDC端口礼服的A0h将模拟或
数字E - EDID ，根据“模拟状态
电缆检测“引脚（引脚C3的M1- DA连接器） 。看
图1 。
+ 5V DC
（提供
按显示器）
10K
8
7
6
5
E-EDID
EEPROM
1
2
3
4
I2C到投影仪/显示器
显示控制器
M1 -DA连接器
图1 。
28
DDC + 5V
47.5K
C3
27
26
DDC CLK
DDC数据
主办
调节器
保险丝电阻
或其他流动
限制装置
所需提供的所有M1 DISPLAYS
8
HPD
2A最大
继电器触点所示。
断电位置
表1： DDC接口
表2： DSP接口
存储阵列
01
上
银行
00
01
低
银行
00
段1
256字节
段0
256字节
段1
256字节
00
11
10
01
00
存储阵列
3段
256字节
片段2
256字节
段1
256字节
段0
256字节
00
00
段0
256字节
段指针
通过地址
无段指针
配置寄存器
（参见图19）
5
段指针
无段指针
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
DOC 1044号，第F
CAT24C208
8 KB的双端口串行
EEPROM
描述
该CAT24C208是一个8 KB的双端口串行EEPROM CMOS
内部组织为每个256字节4段。该
CAT24C208具有16字节页写缓冲器和可接
从两种不同的I
2
C兼容型接口， DSP （ SDA ， SCL ）
和DDC （ SDA ， SCL ） 。
在两个接口之间的仲裁是自动的，允许
的个别存取从每个存储器中的外观
界面。
特点
http://onsemi.com
SOIC8
后缀W
CASE 751BD
支持标准和快速I
2
C协议
2.5 V至5.5 V操作
16字节页写缓冲
施密特触发器和噪声保护在我的过滤器
2
C总线输入
低功耗CMOS技术
百万编程/擦除周期
百年数据保留
工业温度范围
SOIC 8引线封装
该器件是无铅，无卤素/无溴化阻燃剂，并符合RoHS
柔顺
引脚配置
DSP V
CC
DSP SCL
DSP SDA
V
SS
SOIC （W）的
（ TOP VIEW ）
1
DDC V
CC
EDID SEL
SCL DDC
DDC SDA
订购信息
请参阅包装详细的订购和发货信息
尺寸部分本数据手册的第10页上。
DSP V
CC
仲裁
逻辑
DDC V
CC
DSP SCL
DSP SDA
显示
控制
逻辑
D
E
C
O
D
E
R
S
1K ×8
内存
ARRAY
D
E
C
O
D
E
R
S
DDC
控制
逻辑
SCL DDC
DDC SDA
V
SS
CON组fi guration
注册
EDID SEL
图1.框图
半导体元件工业有限责任公司， 2009年
2009年9月
启示录6
1
出版订单号：
CAT24C208/D
CAT24C208
表1.引脚说明
引脚数
1
2
3
引脚名称
DSP V
CC
DSP SCL
DSP SDA
从显示控制设备的电源
该CAT24C208 DSP串行时钟双向引脚用于时钟的所有数据传输到或出
DSP器件SDA引脚，也用于阻止DSP的端口访问时， DDC端口处于激活状态。
DSP串行数据/地址。双向DSP串行数据/地址引脚被用于将数据传输到
并从一个显示控制器的设备的。该DSP SDA引脚是开漏输出，可
wireOR'ed与其它漏极开路或集电极开路输出。
设备接地。
DDC串行数据/地址。双向DDC串行数据/地址引脚被用于将数据传输到
并从一个DDC的主机设备。 DDC的SDA引脚是开漏输出，可无线
或运算与其它漏极开路或集电极开路输出。
该CAT24C208 DDC串行时钟双向引脚用于时钟的所有数据传输到或出
设备的DDC SDA引脚，以及用于阻止DDC的端口进行访问时， DSP的端口是活动的。
EDID选择。该CAT24C208 EDID选择输入选择记忆的活跃银行进行访问
通过在配置寄存器中设定与DDC ，SDA / SCL接口。
设备电源从DDC主机通电时。
功能
4
5
V
SS
DDC SDA
6
7
8
SCL DDC
EDID SEL
DDC V
CC
表2.绝对最大额定值
参数
在偏置温度
储存温度
在相对于地面的任何引脚电压（注1 ）
V
CC
相对于地面
包装功率耗散能力（T
A
= 25°C)
引线焊接温度（ 10秒）
输出短路电流（注2 ）
评级
-55到+125
-65到+150
-2.0至+ V
CC
+2.0
-2.0到+7.0
1.0
300
100
单位
°C
°C
V
V
W
°C
mA
强调超过最大额定值可能会损坏设备。最大额定值的压力额定值只。上面的功能操作
推荐工作条件是不是暗示。长时间暴露在高于推荐的工作条件下，会影响
器件的可靠性。
1.最低直流输入电压为-0.5V。在过渡，输入可能下冲至-2.0 V为小于20毫微秒周期。最大直流
电压输出引脚为V
CC
+ 0.5V，这可能会过冲至V
CC
+ 2.0V，对于小于20毫微秒周期。
2.输出短路不超过一秒。不超过一个输出短路的时间。
表3.可靠性的特点
符号
N
结束
（注3）
T
DR
（注3）
V
ZAP
（注3）
I
LTH
（注3和4）
参数
耐力
数据保留
ESD敏感性
LATCH -UP
基准测试方法
MIL - STD-883标准，测试方法1033
MIL - STD-883标准，测试方法1008
JEDEC标准JESD 22
JEDEC标准17
民
1,000,000
100
2000
100
单位
周期/字节
岁月
伏
mA
3.此参数是最初的设计或工艺变更影响的参数后进行测试。
提供4闩锁保护的压力高达100毫安的地址和数据引脚从-1 V到V
CC
+1 V.
表4.电容
(T
A
= 25 ° C，F = 1.0兆赫，V
CC
= 5 V)
符号
C
I / O
（注5 ）
C
IN
（注5 ）
参数
输入/输出电容（无论是DSP或DDC SDA ）
输入电容（ EDID ，无论是DSP或DDC SCL ）
条件
V
I / O
= 0 V
V
IN
= 0 V
民
典型值
最大
8
6
单位
pF
pF
5.此参数与最初设计或工艺变更影响的参数后进行测试。
http://onsemi.com
2
CAT24C208
表5.直流工作特性
(V
CC
= 2.5伏到5.5伏，除非另有规定）。
符号
I
CC
I
SB
I
LI
I
LO
V
IL
V
IH
VHYS
V
OL1
V
CCL1
V
CCL2
参数
电源电流
待机电流（V
CC
= 5.0 V)
输入漏电流
输出漏电流
输入低电压
输入高电压
输入滞后
输出低电压（V
CC
= 3 V)
泄漏DSP V
CC
到DDC V
CC
泄漏DDC V
CC
以DSP V
CC
I
OL
= 3毫安
测试条件
f
SCL
= 100千赫
V
IN
= GND或任何DSP或DDC V
CC
V
IN
= GND要么DSP或DDC V
CC
V
OUT
= GND要么DSP或DDC V
CC
1
V
CC
x 0.7
0.05
0.4
±100
±100
民
典型值
最大
3
50
10
10
V
CC
x 0.3
V
CC
+ 0.5
单位
mA
mA
mA
mA
V
V
V
V
mA
mA
表6.交流特征
(V
CC
= 2.5伏到5.5伏，除非另有规定）。
符号
阅读&写周期极限
F
SCL
T
I
（注6 ）
t
AA
t
BUF
（注6 ）
t
高清： STA
t
低
t
高
t
SU ： STA
t
高清： DAT
t
苏： DAT
t
R
（注6 ）
t
F
（注6 ）
t
苏： STO
t
DH
时钟频率
在SCL ， SDA输入噪声抑制时间常数
SCL低到SDA数据输出和ACK出
时间总线必须是自由的前一个新的传输开始
START条件保持时间
时钟低电平时间
时钟高电平时间
启动条件建立时间（对于一个重复启动条件）
数据保持时间
数据建立时间
SDA和SCL上升时间
SDA和SCL下降时间
停止条件的建立时间
数据输出保持时间
0.6
100
1.3
0.6
1.3
0.6
0.6
0
100
300
300
400
100
0.9
千赫
ns
ms
ms
ms
ms
ms
ms
ns
ns
ns
ns
ms
ns
参数
民
最大
单位
表7.电时序
（注6及7 ）
符号
t
PUR
t
PUW
参数
上电到读操作
上电到写操作
民
典型值
最大
1
1
单位
ms
ms
6，此参数与最初设计或工艺变更影响的参数后进行测试。
7. t
PUR
和T
PUW
是从时间V所需的延迟
CC
是稳定的，直到指定的操作可以启动。
表8.写周期极限
符号
t
WR
参数
写周期时间
民
典型值
最大
5
单位
ms
写周期时间是从一个写序列到内部编程/擦除周期结束时的一个有效的停止状态的时间。
在写入周期中，总线接口电路被禁用时， SDA被允许保持高的，并且该设备不响应
它的从机地址。
http://onsemi.com
3
CAT24C208
功能说明
该CAT24C208有1K字节的总内存空间
这是由以下两种予访问
2
C接口端口，
（ DSP_SDA和DSP_SCL ）或（ DDC_SDA和
DDC_SCL ），并与在地址使用段指针的
60H 。上电后的任何指令，该段
指针会在段00H的DSP和段00H
由配置寄存器，用于DDC的选定银行。
整个内存显示为连续的内存空间
在显示界面上的角度（ DSP_SDA和
DSP_SCL ） ，参见图4和图14至图21为一
在DSP接口的完整说明。
62 / 63H用于配置寄存器的地址
设备配置为操作和存储器映射
从DDC接口， （ DDC_SDA和DDC_SCL ）所示。
读写操作可以在任何执行
从显示的DSP的存储器空间内的位置
不管EDID SEL引脚或状态界面
活动与DDC接口上。从DDC接口，所述
存储器空间显示为两个512字节的存储器区块，
用2段各为00h和01h有在上部和下部
银行，见图3 。
每个存储器组可以被用于存储的E -EDID。
数据结构。然而，只有一个存储体可以通过读取
在一个时间与DDC端口。的存储器中的有效的银行（即，
出现在DDC端口地址为A0h银行）是
通过配置寄存器为62 / 63H和控制
在EDID_SEL引脚。
任何写操作都是可能的DDC接口
除非与DDC写使能位被置位（ WE = 1），在该装置
配置寄存器，寄存器地址62H 。
该装置在两者之间自动地进行仲裁
接口允许个人访问的外观
内存从每个接口。
在一个典型的E-EDID应用EDID_SEL引脚
通常连接到“模拟电缆检测”的销
VESA M1柔顺的，双模式（模拟和数字）
显示。在这种方式中，E- EDID，出现在地址
的A0h DDC的端口上既可以是与模拟或数字
E-EDID ，根据“模拟电缆的状态
检测“引脚（引脚C3的M1- DA连接器） 。参见图2 。
+ 5V DC
（提供
按显示器）
10K
8
7
E-EDID
6 EEPROM
5
1
2
3
4
28
DDC + 5V
M1 -DA连接器
47.5K
C3
27
26
DDC CLK
DDC数据
主办
调节器
I
2
C TO投影仪/显示器
显示控制器
保险丝，电阻器或其他流动
所需的所有限制装置
M1显示器
8
HPD
2A最大
继电器触点所示。
断电位置
图2中。
存储阵列
01
上
银行
00
01
低
银行
00
段1
256字节
段0
256字节
段1
256字节
段0
256字节
无段指针
00
00
11
10
01
00
存储阵列
3段
256字节
片段2
256字节
段1
256字节
段0
256字节
00
段指针
地址被配置
寄存器（见表10）
段指针
无段指针
图3. DDC接口
图4. DSP接口
http://onsemi.com
4
CAT24C208
I
2
C总线协议
下面定义了我的特点
2
C总线协议：
当总线1，数据传输可以开始只
不忙。
2.在数据传输，数据线必须保持
稳定，只要时钟线为高。任何
变化时，数据线，时钟线为高电平
将被视为启动或停止条件。
应答
启动条件
在启动条件之前的所有命令的
装置中，并且被定义为一高到低的转变要么
SDA在各自的SCL为高电平。该CAT24C208
监视SDA和SCL线，也不会响应，直到
满足此条件。
停止条件
从低到高的SDA的过渡，当SCL为高电平
决定停止条件。所有操作必须结束
一个停止条件。
一个成功的数据传输后，每个接收设备是
需要产生一个应答。该确认
设备第九期间拉低各自的SDA线
时钟周期，信令，它接收到的8位数据。
该CAT24C208响应一个应答
接收起始条件和从机地址。如果
设备已经被选择随着写操作时，它
响应接收的每个8位后的确认
字节。
当CAT24C208处于读模式将其发送8
数据的位数，释放各自的SDA线和监视器
该行确认。一旦接收到该
承认，该CAT24C208将继续发送
数据。如果没有应答是由法师，设备发送
终止数据发送，并等待一个停止
条件。
经过数据传输失败的确认会
不是由从属（ CAT24C208 ）发行（ NACK）和所述
船长应中止序列。如果继续器件
将读取或写入到错误的地址在这两个
指令格式与段指针。
总线释放延迟（发送器）
从SCL
主
数据输出
来自发射机
1
8
9
总线释放延迟
（接收器）
数据输出
来自接收机
开始
ACK SETUP
ACK DELAY
图5.应答时序
设备寻址
DDC接口
既与DDC和DSP接口设备是基于
在我
2
C总线串行接口。所有的内存空间运行
在A0 / A1 DDC地址对完成。因此，所有的写
操作的存储器空间是在DDC的地址进行
A0H和读取所有的内存空间操作完成
在DDC解决A1H 。
图6示出一个随机读取从比特序列
内的任意位置的存储空间。该字偏移
确定其中的256个字节内段为00H
被读出。这里段00h开始可以在较低或
取决于配置寄存器上层堤。
顺序读出，可在大致相同的方式，通过进行
读取连续的字节后，每一个不承认
产生一个停止条件。参见图7，该装置
自动递增字偏移值（ 8位值）
并与环绕在同一个网段00H读取
最大256字节。
http://onsemi.com
5
QQ：2880707522 复制
