批准的产品
C9815
低EMI时钟发生器英特尔
为133MHz / 2DIMM芯片组的系统
产品特点
符合Intel的133MHz的/ SDRAM芯片组规格
3份CPU时钟（ CPU [0 ： 1 ]和CPU2_ITP ）
9个拷贝的SDRAM时钟（ SDRAM [0：7 ]和DCLK ）
7份PCI时钟
的3V66时钟3份
2份IOAPIC时钟
1 REF时钟
1个USB时钟（ SSC非）
1点时钟（ SSC非）
赛普拉斯扩频最佳的EMI抑制
SMBus支持与回读
56引脚SSOP封装
频率表（兆赫）
SEL2
X
X
0
0
1
1
SEL1
0
0
1
1
1
1
SEL0
0
1
0
1
0
1
66.6兆赫
100兆赫
133.3兆赫
133.3兆赫
表1
中央处理器
SDRAM
三州
测试模式
100兆赫*
100兆赫*
133.3兆赫
100兆赫*
PCI
33.3
33.3
33.3
33.3
注意：以下的时钟保持固定频率
除了在测试模式： 3V66 = 66.6MHz频率范围内， USB /点= 48MHz的，
REF = 14.318MHz和IOAPIC = 33.3MHz 。
* SMBUS可编程至133兆赫， 3字节，位0
框图
XIN
36pF
300K
36pF
XOUT
1
VDD
REF / SEL2
引脚配置
REF/SEL2
VDD
XIN
XOUT
VSS
VSS
3V66_0
3V66_1
3V66_2(AGP)
VDD
VDD
PCI0(ICH)
PCI1
VSS
PCI2
PCI3
VSS
PCI4
PCI5
PCI6
VDD
VDDA
VSSA
VSS
USB
DOT
VDD
SEL0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VSS
IOAPIC0
IOAPIC1
VDDI
CPU0
VDDC
CPU1
CPU2(ITP)
VSS
VSS
SDRAM0
SDRAM1
VDDS
SDRAM2
SDRAM3
VSS
SDRAM4
SDRAM5
VDDS
SDRAM6
SDRAM7
VSS
DCLK
VDD
PD ＃
SCLK
SDATA
SEL1
VDDI
s2
APIC
2
VDDC
中央处理器
凛
SCLK
SDATA
SEL1
SEL0
PD ＃
i2c-clk
i2c-data
s1
s0
PWR_DWN ＃
3V66
2
VDD
PCI
PLL1
凛
PD ＃
1
i2c-clk
i2c-data
PLL2
USB
48
1
VDD
8
VDD
DOT
PCI （ 0:6 ）
SDRAM
9
VDD
3V66(0:2)
VDDS
SDRAM（ 0 ：7）， DCLK
3
的CPU （0： 2）
IOAPIC （0： 1）
C
9
8
1
5
Fig.1
赛普拉斯半导体公司
525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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低EMI时钟发生器英特尔
为133MHz / 2DIMM芯片组的系统
引脚说明
PIN号
1
引脚名称
SEL2/REF
PWR
VDD
I / O
I / O
描述
这是一个双向引脚（见附录注，第5页） 。在加电时，它是一个输入引脚
SEL2用于选择CPU / SDRAM的频率（见表1第1页） 。当
功率达到了轨， SEL2的状态被锁存，而这个引脚变为REF ，一
信号的缓冲输出适用于鑫，通常14.318MHz 。该引脚具有
内部上拉下来。典型50KΩ （范围为20KΩ 70KΩ ）
片上参考振荡器输入引脚。需要任何外部并行
谐振晶体（通常为14.318 MHz）或外部产生的参考信号
片上参考振荡器引脚。驱动一个外部并联谐振晶体。
当外部产生的参考信号是用在鑫，该引脚保持
悬空。
3.3V PCI时钟输出。它们是同步的CPU时钟。见图3 ，第4页。
3.3V固定66.6 MHz的时钟输出。参见图3第4页。
3.3V固定的48 MHz的时钟输出
3.3V固定的48 MHz的时钟输出
3.3V LVTTL输入的逻辑选择。该引脚具有内部上拉电阻。典型
250KΩ （ 200KΩ范围为500KΩ ）
串行数据输入引脚。符合一个奴隶的SMBus规范
接收/发送装置。该引脚是接收数据时的输入。它是一个开放
确认或发送数据时漏极开路输出。见SMBUS功能
说明， pp.6,7,8 。
串行时钟输入引脚。符合SMBus规范。
3.3V LVTTL兼容的输入。当保持低电平时，器件进入掉电
模式。见说明第3页。该引脚具有内部上拉电阻。典型250KΩ
（ 200KΩ范围为500KΩ ）
SDRAM的3.3V反馈时钟。参照表1 ，第1页的频率选择。参见图3 ，
第4页的时序关系。
3.3V的SDRAM DIMM时钟。参照表1 ，第1页的频率选择。参见图3 ，
第4页的时序关系。
2.5V主时钟输出。见表1页。 1对频率选择。
3
4
XIN
XOUT
VDD
VDD
I
O
12,13,15,
16,18,19, 20
7, 8, 9
25
26
28, 29
30
PCI0_ICH
PCI(1..6)
3V66(0:2)
USB
DOT
SEL(0,1)
SDATA
VDD
VDD
VDD
VDD
VDD
VDD
O
O
O
O
I
I / O
31
32
SCLK
PD ＃
VDD
VDD
I
I
34
36,37,39,40,
42,43,45, 46
49, 50, 52
DCLK
SDRAM(7..0)
CPU(2)_ITP,C
PU(1,0)
IOAPIC(1,0)
VDD
VDD
VDDS
VDDC
O
O
O
54, 55
VDDI
O
2.5V IOAPIC时钟输出。参见图3第4页的时序关系。
2,10, 11, 21,
-
常见的3.3V电源
27, 33
22
-
模拟电路3.3V电源
VDDA
23
-
模拟电路的电源接地引脚。
VSSA
51, 53
-
2.5V电源的
VDDC ， VDDI
-
常见的接地引脚。
5, 6,14, 17,
VSS
24, 35, 41,
47, 48, 56
38, 44
-
对于SDRAM的时钟输出驱动器的3.3V电源支持。
VDDS
旁路电容（ 0.1
F）应放置在尽可能靠近每个正电源引脚。如果这些旁路电容
不接近的销的高频滤波特性将通过迹线的引线电感被取消。
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加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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测试模式功能
测试模式功能
SEL2 SEL1
SEL0
x
0
1
中央处理器
TCLK/2
SDRAM
TCLK/2
3V66
TCLK/3
表2
PCI
TCLK/6
USB / DOT
TCLK/2
REF
TCLK
IOAPIC
TCLK/6
记
:
TCLK是一个测试时钟测试模式在驱动上XIN输入。
电源管理功能
此设备上的电源管理是由一个单一的销， PD ＃ （ pin32 ）控制。当PD ＃为高电平（默认值）的装置，是在
正常运行模式下，所有的信号都是积极的。
当PD ＃是断言（强制）为低电平时，器件处于关断（或关机）模式和所有电源（ 3.3V和
2.5V除了VDDA /销27 ）可以被去除。当断电时，所有输出均同步停止在低
状态（参见图2所示）中，所有的PLL被关断，并且所述晶体振荡器已被禁用。当设备被关闭时，
IC功能也被禁用。
电源管理时间
0nS
10nS
20nS
30nS
40nS
50nS
中央处理器
100MHz
3V66
PCI
IOAPIC
PWRDN ＃
100MHz的SDRAM
未定义
未定义
未定义
66MHz
33MHz
33MHz
REF
14.3MHz
USB
48MHz
Fig.2
电源管理电流
PD ＃ ， SEL2 ， SEL1 ， SEL0
0XXX （断电）
1010 （ 66MHz的）
1011 （ 100MHz的）
1101 （ 133MHz的）
最大2.5伏电流消耗
（ VDDC = VDDI = 2.625 ）
10mA
70毫安
百毫安
133毫安
表3
最大3.3伏电流消耗
（ VDD = VDDA = VDDS = 3.465 V）
10mA
280毫安
280毫安
365毫安
在退出省电模式，设计师必须在提供电源VDD引脚的第一个，至少200毫秒的
释放PD ＃引脚为高电平。
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IOAPIC时钟同步和相位调整
该器件集成了IOAPIC时钟同步。使用此功能时， IOAPIC时钟从CPU得到的
时钟。该IOAPIC时钟由指定1.5-3.5 nSec的滞后CPU时钟。图3示出的关系
CPU和IOAPIC时钟。
时钟相位关系
0nS
10nS
20nS
30nS
40nS
CPU时钟
66MHz
2.5nS
5nS
5nS
SYNC
CPU时钟
100MHz
CPU时钟
133MHz
0nS
SDRAM时钟
100MHz
SDRAM时钟
133MHz
7.5nS
0nS
3.75nS
0nS
3V66时钟
66MHz
1.5~3.5nS
PCI时钟
33MHz
IOAPIC时钟
33MHz
3.75nS
Fig.3
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集团时序关系和公差
CPU = 66.6 MHz的SDRAM = 100 MHz的
偏移量（ NS）
CPU到SDRAM
CPU为3V66
SDRAM为3V66
3V66到PCI
PCI到IOAPIC
2.5
7.5
0
1.5-3.5
0
偏移量（ NS）
CPU到SDRAM
CPU为3V66
SDRAM为3V66
3V66到PCI
PCI到IOAPIC
5
5
0
1.5-3.5
0
偏移量（ NS）
CPU到SDRAM
CPU为3V66
SDRAM为3V66
3V66到PCI
PCI到IOAPIC
0
0
0
1.5-3.5
0
偏移量（ NS）
CPU到SDRAM
CPU为3V66
SDRAM为3V66
3V66到PCI
PCI到IOAPIC
3.75
0
3.75
1.5-3.5
0
公差（ PS）
500
500
500
500
1000
CPU为100 MHz的SDRAM = 100 MHz的
公差（ PS）
500
500
500
500
1000
CPU = 133.3 MHz的SDRAM = 100 MHz的
公差（ PS）
500
500
500
500
1000
CPU = 133.3 MHz的SDRAM = 133.3兆赫
公差（ PS）
500
500
500
500
1000
3V66线索
条件
180度相移
当上升沿阵容
3V66线索
条件
当上升沿阵容
条件
180度相移
CPU导
当上升沿阵容
3V66线索
条件
SDRAM信息
180度相移
当上升沿阵容
3V66线索
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