批准的产品

C9630

PC133时钟发生器为SIS630 /奔腾III & SiS540 /的Socket7应用

产品特点

支持PentiumIII ， K6 ，和Socket 7的CPU

专为SIS630 & SiS540芯片组的要求

3份CPU时钟（ CPU [0 ： 2 ] ）

SDRAM时钟的14份（ SDRAM [ 0:13 ]

7份PCI时钟

2 REF （ 0 ： 1 ）时钟输出

1个USB时钟（非SSC） ， 48MHz的

1可编程SIO （非SSC ） ， 24 / 48MHz的

133 MHz的SDRAM支持

赛普拉斯扩频最佳的EMI抑制

SMBus支持与回读功能。

打电话问频功能

48引脚SSOP封装。

频率表（兆赫）

FS3

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

FS2

0

0

0

0

1

1

1

1

0

0

0

0

1

1

1

1

FS1

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

FS0

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

中央处理器

66.6

100.0

150.0

133.3

66.8

100.0

100.0

133.3

66.9

97.2

70.0

95.0

95.0

112.0

97.0

96.0

SDRAM

100.0

100.0

100.0

100.0

133.6

133.3

150.0

133.3

66.9

97.2

105.0

95.0

126.7

112.0

129.3

96.0

PCICLK

33.3

33.3

37.5

33.3

33.4

33.3

37.5

33.3

33.4

32.4

35.0

31.6

31.6

37.3

32.4

32.0

框图

30pF

XIN

300K

1

30pF

VDD

XOUT

1

REF0/S3

VDD

REF1

表1

注：*通过SMBus可编程至48 MHz的

引脚配置

VDD

S3 / REF0

VSS

XIN

XOUT

VDD

S1 / PCI0

S2 / PCI1

PCI2

VSS

PCI3

PCI4

PCI5

PCI6

VDD

VSS

SDRAM0

SDRAM1

VDD

SDRAM2

SDRAM3

VSS

SDATA

SCLK

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

REF1

VDDC

CPU0

CPU1

VSS

CPU2

VDD

SDRAM13

SDRAM12

VSS

SDRAM11

SDRAM10

VDD

SDRAM9

SDRAM8

VSS

SDRAM7

SDRAM6

VDD

SDRAM5

SDRAM4

VDD

S0 / 48MHz的

24_48MHz

VDDcpu

凛

中央处理器

3

的CPU （0： 2）

VDD

s3

s2

s1

s0

数据

SCLK

SDATA

SCLK

PLL1

SDRAM

14

VDD

5

PCI

1

VDD

PCI0/S1

PCI （ 2：6）

SDRAM （ 0:13 ）

VDD

1

PCI1/S2

凛

i2c-clk

i2c-data

48

1

VDD

VDD

1

48MHz/S0

24或48个

PLL2

24_48MHz

Fig.1

Fig.2

赛普拉斯半导体公司

525洛Coches街

加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571

http://www.cypress.com

文件编号： 38-07035牧师**

05/02/2001

第18页1

批准的产品

C9630

PC133时钟发生器为SIS630 /奔腾III & SiS540 /的Socket7应用

引脚说明

PIN号

2

引脚名称

S3 / REF0

PWR

VDD

I / O

I / O

描述

3.3V 14.318 MHz的时钟输出。这是双向引脚的功率。

上电时，该引脚为输入“ S3”用于设置CPU

频率（参照表1 ，第1页） （见附录注，第5页） 。当

功率达到了轨，该引脚变成了一个缓冲输出

信号施加于鑫（通常为14.318兆赫） 。

该引脚是信号的新应用（通常是缓冲输出

14.318)

14.318MHz晶振输入

14.318MHz晶振输出

这是关于双向引脚的功率。上电时，该引脚为

输入“S1”用于设置CPU频率（参照表1 ，第1页） （见

应用程序没有，第5页） 。当电力到达轨道时，此引脚变为

一个PCI0时钟输出。

这是关于双向引脚的功率。上电时，该引脚为

输入“S2”设置的CPU频率（参照表1 ，第1页） （见

应用程序没有，第5页） 。当电力到达轨道时，此引脚变为

一个PCI1时钟输出。

3.3V PCI时钟输出。

该引脚可编程为24MHz的通过或48 MHz的时钟输出

SMBus的。它默认为24MHz的在上电时。

这是关于双向引脚的功率。上电时，该引脚为

输入“ S0 ”用于设置CPU频率（参照表1 ，第1页） （见

应用笔记，第5页） 。当电力到达轨道时，此引脚变为

一个48MHz的时钟输出。这个时钟符合USB规范。的

+167ppm.

SMBus兼容的SDATA输入。有一个内部上拉（ >100KΩ ）

SMBus兼容SCLK输入。有一个内部上拉（ >100KΩ ）

3.3V的SDRAM时钟输出。参照表1 ，第1页的频率选择。

48

4

5

7

REF1

XIN

XOUT

S1 / PCI0 *

VDD

VDD

VDD

VDD

O

I

O

I / O

8

S2 / PCI1 *

VDD

I / O

9,11,12,13,

14

25

26

PCI （ 2：6）

24/48MHz

S0 / 48MHz的*

VDD

VDD

VDD

O

O

I / O

28

29

17,18,20,21,

28,29,31,32,

34,35,37,38,

40,41

43,45,46

1,6,15,19,

27, 30,36,42

47

3,10,16,22,

33,39,44

SDATA

SCLK

SDRAM （ 0:13 ）

VDD

VDD

VDD

I

I

O

的CPU （0： 2）

VDD

VDDC

VSS

VDDC

-

-

-

O

2.5V或3.3V主机总线时钟输出。见表1页1

频率选择。

常见的3.3V电源

2.5V或3.3V电源的CPU为（ 0 ： 2 ）时钟输出。

常见的接地引脚。

旁路电容（ 0.1

F）应放置在尽可能靠近每个正电源引脚。如果这些旁路电容

不接近的销的高频滤波特性将通过迹线的引线电感被取消。

*注：这些引脚有下拉电阻，典型值为250

.

赛普拉斯半导体公司

525洛Coches街

加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571

http://www.cypress.com

文件编号： 38-07035牧师**

05/02/2001

第18页2

批准的产品

C9630

PC133时钟发生器为SIS630 /奔腾III & SiS540 /的Socket7应用

设备时钟相位关系

条件1： CPU频率= SDRAM频率

适用于后续ING选择： S（ 4 ： 0 ） = 00001 ， 00111 ， 01000 ， 01001 ， 01011 ， 01101 ， 01111 ， 10001 ， 10111,11010 ， 11011 ， 11100 ， 11101 ， 11110 ， 11111

内置VCO

SDRAM

给CPU

or

中央处理器

到SDRAM

TSkew 3

条件2 ： CPU频率= 1.5×频率的SDRAM或SDRAM频率= 1.5 X CPU频率

适用于后续ING选择： S（ 4 ： 0 ） = 00000 ， 00010 ， 00110 ， 01010 ， 10000 ， 10010 ， 10101

内置VCO

SDRAM

给CPU

or

中央处理器

到SDRAM

TSkew 3

条件3 ： CPU频率= 1.3×频率的SDRAM或SDRAM频率= 1.3 X CPU频率

适用于后续ING选择： S（ 4 ： 0 ） = 00011 ， 00101 ， 01100 ， 01110 ， 10011 ， 10100 ， 10110 ， 11000 ， 11001

内置VCO

SDRAM

给CPU

or

中央处理器

到SDRAM

TSkew 3

条件4 ： SDRAM频率= 2× CPU频率

适用于后续荷兰国际集团的选择： S（ 4 ： 0 ） = 00100

内置VCO

SDRAM

中央处理器

TSkew 3

Fig.3

频率平滑切换组

组

2

3

S(4:0)

00000, 00011, 00110, 01010, 10000, 10101

00100, 00101, 01000, 01001, 01011, 01100, 01110, 01111, 10011, 10100, 10110, 11000, 11001

表2

表2中描述了3组不同的频率。在相同的组中，频率可通过切换

SMBus的字节0 ，而不会造成任何毛刺或时钟中断在CPU中（ 0 ：2）的输出，因此使频率

时钟的平滑切换。

开关频率从一个组至另一个是允许的，但会导致CPU （0： 2 ）时钟以立即跳转到

下一频率。 （非平滑切换）。

赛普拉斯半导体公司

525洛Coches街

加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571

http://www.cypress.com

文件编号： 38-07035牧师**

05/02/2001

第18页3

批准的产品

C9630

PC133时钟发生器为SIS630 /奔腾III & SiS540 /的Socket7应用

电源双向引脚

上电条件：

引脚2,7,8 ，和26是电源用于选择主机频率在第1页，表1，在向上双向销

电设备，这些引脚处于输入模式（见图4所示） ，因此，它们被认为是输入选择引脚

在IC内部。经过时间的沉淀，选择数据锁存到内部控制寄存器，这些引脚成为

一个时钟输出。

OWER供应

AMP

VDD轨

REF0 / S3

PCI0 / S1

PCI1 / S2

48MHZ / S0

Hi-Z输入

-

触发输出

选择的数据被锁存到寄存器中，然后针becomease参考时钟输出信号。

Fig.4

VDD

捆包电阻选项：

上电双向引脚有一个较大的值上拉

上下各（ 250KΩ ），因此，可以选择“ 0”是

默认情况下。如果系统使用一个缓慢的电源（在

5毫秒的稳定时间），则

建议

使用一个

外部下拉（ RDN） ，以确保低

选择。在这种情况下，设计者可以选择其中一个

两种配置，请参阅图5A和B.

图。 5A代表了一个额外的下拉电阻Rdn中

= 50KΩ从销连接到接地平面，

这允许更快的拉至低电平。

如果选择“1”是期望的，则跳线放置在

JP1到RUP = 10kΩ电阻为实现

在图5A 。请注意，选择电阻

（ RUP和RDN ）放置阻尼电阻前

（RD ），靠近引脚。

图。 5B表示连接到一个单个电阻10KΩ

3路跳线， JP2 。当一个“1”的选择是需要的，一个

跳线放置leads1和3之间时为“0”

选择所需，跳线放置引线间3

和2 。

10K

JP1

IMIC9630

双向

Rd

50K

负载

Fig.5A

VDD

1

JP2

2

3

IMIC9630

双向

10K

负载

Rd

Fig.5B

赛普拉斯半导体公司

525洛Coches街

加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571

http://www.cypress.com

文件编号： 38-07035牧师**

05/02/2001

第18页4

批准的产品

C9630

PC133时钟发生器为SIS630 /奔腾III & SiS540 /的Socket7应用

2线SMBus控制接口

2线控制接口实现读/写从只根据SMBus规范（ IC12 ，1996 ）接口。

该装置可以通过使用标准的SMBUS命令字节被读回。子寻址不支持，因此所有的

前面的字节必须以改变的控制字节1被发送。 2线控制接口允许每个时钟

输出被单独使能或禁用。 100千位/秒被支承（标准模式）的数据传输。

在正常的数据传输时， SDATA信号仅当在SCLK信号为低的变化，并且是稳定的，当SCLK为

高。有两个例外。高到SDATA低的转变，同时SCLK为高电平来表示

开始一个数据传输周期。低到SDATA在SCLK为高的高跳变表示数据传输结束

周期。数据总是被作为完整的8位字节，在这之后的应答被产生。传送的第一个字节

循环是用一个读/写位（R / W ＃ ）作为LSB的7位地址。在读模式下的R / W＃ = 1 。在写入模式下的R / W＃ = 0 。

最多10个字节的数据可以被写入/读取数据传输MSB首先在100kbits的最大速度/ S.The

设备将不响应任何其他控制接口条件。

在写模式（见fig6A ，第9页） ，钟根。确认地址字节， D2 ，然后接收两个额外的字节：

1 ） “命令

CODE

“字节，并

2 ） “字节

计数“

字节。必须设置为FF正确操作。

虽然在这两个字节中的数据（位）被认为是“不关心” ;它们必须被发送并且将被确认。

接着，下面描述的序列（字节0 ，字节1 ，字节2 ， ）将是有效的和公认的。

在读取模式（见fig6B ，第9页） ，钟根。确认地址D3，并立即发送数据的起始

以字节计数值，那么字节0 ， 1 ，2，...每个发送的字节之后，该设备等待前一个应答

发送的下一个字节。

串口控制寄存器

注意：

通电条件对每个位都被列出在“ @Pup ”列中。

字节0 ：频率，功能选择寄存器

位@Pup针＃说明，请参阅第8页SSCG描述。

7

0

不适用

S4 （频率表3 ，选择了通过SMBus软件） ，选择有效的，如果位3 = 1

6

0

不适用

S2 （频率表3 ，选择了通过SMBus软件） ，选择有效的，如果位3 = 1

5

0

不适用

S1 （频率表3 ，选择了通过SMBus软件） ，选择有效的，如果位3 = 1

4

0

不适用

S0 （频率表3 ，选择了通过SMBus软件） ，选择有效的，如果位3 = 1

3

0

不适用

0 =频率由硬件，引脚选择

通过SMBus字节0 1 =频率选择。

2,7,8,26

位4,5,6,2,7

2

0

不适用

S3 （频率表3 ，选择了通过SMBus软件） ，选择有效的，如果位3 = 1

1

0

不适用

0 =扩频禁用

1 =扩频启用

0

0

不适用

0 =运行

1 =测试模式。

赛普拉斯半导体公司

525洛Coches街

加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571

http://www.cypress.com

文件编号： 38-07035牧师**

05/02/2001

第18页5