C9531
PCIX I / O系统时钟发生器，带有EMI
控制功能
特点
专用时钟缓冲器的电源引脚，可降低噪音，
串扰和抖动
输入时钟为25 MHz到33 MHz的频率
输出的XINx1 ， XINx2 ， XINx3和XINx4频率
五个时钟输出一个银行
一个REF XIN时钟输出
单个时钟的SMBus时钟控制接口
禁用和SSCG控制
输出时钟的占空比为50 ％（± 5％）
银行内输出时钟之间< 250 ps的偏移
输出抖动<175 PS
为减少电磁扩频功能
干扰（EMI）的
OE引脚对整个银行的输出使能控制和
可测性
28引脚SSOP和TSSOP封装
表1.测试模式逻辑表
[1]
输入引脚
OE
高
高
高
高
低
S1
低
低
高
高
X
S0
低
高
低
高
X
输出引脚
CLK
XIN
2 * XIN
3 * XIN
4 * XIN
REF
XIN
XIN
XIN
XIN
三态三态
框图
SSCG
逻辑
/N
1
0
引脚配置
REF
1
2
3
4
5
6
28
27
26
25
24
23
SDATA
SCLK
VSS
VDDP
CLK0
CLK1
CLK2
VSS
VDDP
CLK3
CLK4
VDDA
VSS
SSCG ＃
SSCG ＃
CLK0
CLK1
CLK2
CLK3
CLK4
OE
GOOD ＃
REF
VDD
XIN
XOUT
VSS
S0
S1
GOOD ＃
VSS
IA0
IA1
IA2
VDDA
OE
C9531
XIN
XOUT
7
8
9
10
11
12
13
14
22
21
20
19
18
17
16
15
SDATA
SCLK
IA （0： 2）
S(0,1)
I
2
C
控制
逻辑
注意：
1. XIN是在设备的XIN引脚的时钟频率。
赛普拉斯半导体公司
文件编号： 38-07034牧师* E
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年8月30日
C9531
引脚说明
[3]
针
[2]
3
4
1
14*
24, 23, 22, 19, 18
8
XIN
XOUT
REF
OE
CLK （0： 4）
GOOD ＃
名字
PWR
[4]
VDDA
VDDA
VDD
VDD
VDDP
VDD
I / O
I
O
O
I
O
O
描述
水晶缓冲输入引脚。
连接晶振或外部时钟
源。作为输入时钟TCLK ，在测试模式。
水晶缓冲输出引脚。
只连接到一个结晶。当灿
振荡器使用或测试模式下，该引脚保持悬空。
信号的缓冲输出反相施加鑫，通常
33.33或25.0兆赫。
输出使能时钟银行。
使CLK （ 0 ： 4 ）的输出时钟
当被驱动到逻辑低电平是在一个三态条件。
五XINx1 ， XINx2 ， XINx3和XINx4输出时钟的银行。
当其输出信号是逻辑低电平，则表示该
产量
隔堤的时钟锁定到输入参考时钟。
这
输出锁存。
时钟银行选择位。
这些控制时钟频率会
存在于缓冲液的隔堤的输出。见表页
一个是频率编码和选择值。
常见的3.3V电源引脚为所有PCI时钟CLK （ 0 ： 4 ） 。
SMBus的地址选择输入引脚。
SEE
表3
第3页。
扩频时钟发生器。
使扩频时钟
调制处于逻辑低电平时，看到扩频时钟
第6页。
数据的内部SMBus的电路。
SEE
表3
第3页。
时钟为内部SMBus的电路。
SEE
表3
第3页。
电源内部模拟电路。
此供应应该有一个
单独分离电流源VDD 。
电源内部的核心逻辑。
接地引脚的器件。
6*, 7*
S(0,1)
VDD
I
20, 25
10*, 11*, 12*
15*
VDDP
IA （0： 2）
SSCG ＃
VDD
VDD
PWR
I
I
28
27
13, 17
2
5, 9, 16, 21, 26
SDATA
SCLK
VDDA
VDD
VSS
VDD
VDD
I / O
I
I
PWR
PWR
注意事项：
带*号结尾2.引脚编号表示它们包含设备内部上拉电阻，这将确保它们被检测为逻辑1 ，如果没有外部电路是
连接到它们。
3.旁路电容（ 0.1μF ）应放置在尽可能靠近每个V
DD
引脚。如果这些旁路电容不能靠近引脚的高频滤波
特性将被跟踪的引线电感被取消。
4. PWR =电源连接， I =输入， O =输出和I / O =引脚（S ）的输入和输出功能。
文件编号： 38-07034牧师* E
第10 2
C9531
串口控制寄存器
字节0 ：输出寄存器
位
7
6
5
4
3
2
1
0
@Pup
1
0
1
0
0
0
0
1
HWSEL
名字
TESTEN
SSEN
SSSEL
S1
S0
描述
测试模式使能。
1 =正常运行， 0 =测试模式
扩频调制控制位（有效的，只有当该寄存器的第0
设置为0 ） 0 =关， 1 =开
SSCG传播的宽度选择。 1 = 0.5％ ，0 = 1.0％见
表4
下面的说明
S1银行MSB频率控制位（有效的，只有当该寄存器的第0集
到0）
S0银行LSB频率控制位（有效的，只有当该寄存器的第0集
到0）
未使用
未使用
硬件/ SMBus的频率控制。 1 =硬件（引脚6,7 ，和15） ，0 = SMBus的
字节0位3 ， 4 ， 6 &
表4.澄清表字节0 ，第5位
字节0 ，位6
0
0
1
1
表5.测试表
输出
测试功能时钟
频率
字节1 ： CPU寄存器
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
REFEN
名字
版权所有
版权所有
REF输出使能
0 =禁用， 1 =启用
版权所有
版权所有
版权所有
版权所有
版权所有
描述
CLK
XIN/4
REF
XIN
记
心是在时钟的频率是存在于
在测试模式XIN输入。
字节0 ，位5
0
1
0
1
从XIN频率产生
传播@ -1.0 ％
传播@ -0.5 ％
描述
从第二个PLL产生的频率
字节2 ： PCI注册
位
7
6
5
4
@Pup
1
1
1
1
18
名字
版权所有
版权所有
版权所有
CLK4输出使能
0 =禁用， 1 =启用
描述
文件编号： 38-07034牧师* E
第10 4
C9531
字节2 ： PCI注册
（续）
位
3
2
1
0
@Pup
1
1
1
1
名字
19
22
23
24
CLK3输出使能
0 =禁用， 1 =启用
CLK2Output启用
0 =禁用， 1 =启用
CLK1输出使能
0 =禁用， 1 =启用
CLK0输出使能
0 =禁用， 1 =启用
控制信号通过SMBus的寄存器字节0位确定
0初始上电后该位被设置为逻辑1状态，因此
频率的选择是由逻辑电平控制的
本设备的S上（0,1）的引脚。如果应用程序不
使用SMBus接口则硬件频率选择
S（ 0,1）必须被使用。如果期望，以控制输出时钟
使用SMBus接口，那么该位（ B0b0 ）首先必须设置
到低状态。完成此操作后，设备将使用内容
内部的SMBus寄存器字节0位3和4的控制
输出时钟的频率。
下面的公式和示意可以用于理解
站立并计算晶体无论是装载规范
外观设计或额外的分立负载电容的
必须被用来提供正确的载荷，以一公知的负载在额定
水晶。
描述
输出时钟三态控制
所有的银行的时钟可以被放置在一个三态
条件通过将其相关的OE引脚为逻辑低电平状态。
此过渡到和从一个三态和活性状态
是可能会出现完全异步的事件和时钟毛刺
在过渡状态。此功能的目的是作为一个
板级测试功能。当输出时钟正在
启用并在积极的环境中禁用的SMBus
控制寄存器位是优选的机制来控制
这些信号有秩序的和可预测的方式。
输出使能引脚包含一个内部上拉电阻器
将确保一个逻辑1被保持和感测到的
如果没有外部电路连接到该引脚器件。
输出时钟频率控制
所有的输出时钟的选择由它们的频率
的S0和S1的控制位的逻辑状态。这些源
C
L
=
其中：
C
XTAL
C
XINFTG
C
XINPCB
C
XINDISC
(C
XINPCB
+ C
XINFTG
+ C
XINDISC
)
x
(C
XOUTPCB
) + C
XOUTFTG
) + C
XOUTDISC
)
(C
XINPCB
+ C
XINFTG
+ C
XINDISC
)
+
(C
XOUTPCB
) + C
XOUTFTG
) + C
XOUTDISC
)
=晶体的额定载荷。
=时钟发生器XIN引脚有效设备内部电容到地。
=有效对地电容的晶体器件的PCB走线的。
=被放置在XIN引脚和地之间的任何离散电容。
C
XOUTFTG
=时钟发生器XOUT引脚有效设备内部电容到地。
C
XOUTPCB
=有效对地电容的晶体器件的PCB走线的。
C
XOUTDISC
=被放置在XIN引脚和地之间的任何离散电容。
C
XINPCB
C
XOUTPCB
C
XINDISC
C
XOUTDISC
XIN
C
XINFTG
C
XOUTFTG
XOUT
时钟发生器
文件编号： 38-07034牧师* E
第10个5
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