批准的产品
C9530
PCIX I / O系统时钟发生器，带有EMI控制功能
产品特点
专用的时钟缓冲器的电源引脚，可降低
噪声，串扰和抖动
缓冲XIN参考时钟输出
输入时钟频率33.3兆赫
基准可以是一个时钟或一个晶体
33.3 ， 66.6 ， 100和133.3的输出频率
兆赫可选（ PCIX要求）
输出分组中的每一个5个时钟周期两家银行。
个别时钟的SMBus时钟控制接口
禁用， SSCG控制和个人银行
频率选择
输出时钟的占空比为50 ％（± 5％）
＆ LT ;银行内部时钟输出高达250 PS歪斜
输出抖动<250皮秒。 （ 175pSec所有输出
以相同的频率）
扩频功能来降低EMI
OE引脚单独的输出组使能控制
和可测试性
48引脚SSOP和TSSOP封装
测试模式逻辑表
输入引脚
OEA
OEB
高
高
高
高
低
SA1
SB1
低
低
高
高
X
SA0
SB0
低
高
低
高
X
输出引脚
CLKA （0： 4）
CLKB （0： 4）
XIN
2 * XIN
3 * XIN
4 * XIN
三州
REF
XIN
XIN
XIN
XIN
三州
注意：
A和B的银行有不同的频率选择
和输出使能控制。鑫的频率
在设备的XIN引脚的时钟。 OEA或OEB将三态
REF 。
引脚配置
REF
VDD
XIN
XOUT
VSS
SA0
SA1
VSS
CLKA0
CLKA1
VDDA
CLKA2
VSS
VDDA
CLKA3
CLKA4
VSS
。一个好的＃
VSS
IA0
IA1
IA2
AVDD
OEA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
SDATA
SCLK
VDD
VSS
VDD
SB0
SB1
VSS
CLKB0
CLKB1
VDDB
CLKB2
VSS
VDDB
CLKB3
CLKB4
VSS
BGOOD ＃
AVDD
AVDD
VSS
SSCG ＃
VSS
OEB
框图
。一个好的＃
SSCG ＃
SSCG
逻辑
/N
1
0
C9530
CLKA0
CLKA1
CLKA2
CLKA3
CLKA4
OEA
CLKB0
CLKB1
CLKB2
CLKB3
CLKB4
OEB
BGOOD ＃
REF
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
XIN
XOUT
0
SDATA
SCLK
IA （0： 2）
SA(0,1)
SB(0,1)
/N
I
2
C
控制
逻辑
1
赛普拉斯半导体公司
525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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引脚说明
PIN号
3
4
1
24*
25*
18
引脚名称
XIN
XOUT
REF
OEA
OEB
。一个好的＃
PWR
VDDA
VDDA
VDD
VDD
VDD
VDD
I / O
I
O
O
I
I
O
描述
水晶缓冲输入引脚。连接晶振或外部时钟
源。作为输入时钟TCLK ，在测试模式。
水晶缓冲输出引脚。只连接到一个结晶。当灿
振荡器使用或测试模式下，该引脚保持悬空。
信号的缓冲输出反相施加鑫，典型33.33
兆赫
输出使能时钟银行A.导致CLKA （ 0 ： 4 ）输出
当被驱动到逻辑低电平的时钟为处于三态状态。
输出使能时钟银行B.导致CLKB （ 0 ： 4 ）输出
当被驱动到逻辑低电平的时钟为处于三态状态。
当该输出信号是逻辑低电平，则表示该
该银行的输出时钟锁定到输入参考时钟。
这个输出进行锁存。
当该输出信号为逻辑低电平，则表示该
对B组的输出时钟被锁定到输入参考时钟。
这个输出进行锁存。
时钟银行A选择位。这些控制时钟频率
将出现在缓冲区银行的输出。请参阅表
第一个是频率编码和选择值。
时钟B银行选择位。这些控制时钟频率
将存在于缓冲液中的B组的输出。请参阅表
第一个是频率编码和选择值。
SMBus的地址选择输入引脚。见SMBus的地址表。
使扩频时钟调制时，在逻辑低
水平，见页。 3 。
数据的内部SMBus的电路。参阅第4 。
时钟为内部SMBus的电路。见页。 4
常见的3.3V电源引脚为A银行的PCI时钟信号CLKA （ 0 ： 4 ） 。
常见的3.3V电源引脚为B组PCI时钟CLKB （ 0 ： 4 ） 。
电源内部的核心逻辑。
电源内部模拟电路。此供应应该有一个
单独分离电流源VDD 。
五33.3 ， 66.6 ， 100.0或133.3 MHz的时钟输出（A银行的1倍， 2倍，
3倍和4倍鑫时钟） 。
五33.3 ， 66.6 ， 100.0或133.3 MHz的时钟输出（A银行的1倍， 2倍，
3倍， 4倍和鑫时钟） 。
接地引脚的器件
31
BGOOD ＃
VDD
O
6*, 7*
SA(0,1)
VDD
I
43*, 42*
SB(0,1)
VDD
I
20*, 21*, 22*
27*
48
47
11, 14
38, 35
2, 44, 46
23, 29, 30
9, 10, 12,
15, 16
40, 39, 37,
34, 33
5, 8, 13, 17,
19, 26, 28,
32, 36, 41,
45
IA （0： 2）
SSCG ＃
SDATA
SCLK
VDDA
VDDB
VDD
AVDD
CLKA
(0:4)
CLKB
(0:4)
VSS
VDD
VDD
VDD
VDD
-
-
-
-
VDDA
VDDB
-
I
I
I / O
I
PWR
PWR
PWR
PWR
O
O
PWR
注意事项：
带*结束针数表示，它们包含设备内部上拉电阻，这将确保它们被感测到仿佛是逻辑1无
外部电路被连接到它们。
旁路电容（ 0.1
F)
应放置在尽可能靠近每个VDD引脚。如果这些旁路电容不能靠近引脚，其高
频率滤波特性将被跟踪的引线电感被取消。 PWR =电源接口， I =输入， O =输出和I / O =两个
销（多个）的输入和输出功能。
赛普拉斯半导体公司
525洛Coches街
加利福尼亚州米尔皮塔斯95035电话： 408-263-6300 ，传真： 408-263-6571
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扩频时钟
倒价差说明
扩频是分配时钟周期超过一定的带宽（被称为传播的调制技术
带宽）。这种技术允许不期望的电磁能量（EMI）的在宽范围内的分布
的频率，因此降低了平均的辐射能量存在于任何频率在给定时间周期。如
的扩散被指定为静止（非扩散）的频率值的百分比，它是在基本有效
并且，在更大程度上，在它的所有谐波。
在该装置中，扩频启用向外通过销27 （ SSCG ＃）或通过SMBus字节内部0的位0和
6.扩频启用外部时SSCG ＃引脚为低电平。该引脚具有内部设备上拉电阻，
这会导致其状态默认为高（扩频禁用） ，除非外部强制为低。它也可以是
通过编程的SMBus字节0位0 LOW （启用的SMBus控制功能），然后启用编程
SMBus的字节0位6 LOW设置功能活跃。
传播关
铺在
中心频率，
铺在
中心频率，
传播关
扩频选型表
输出时钟
频率
33.3兆赫（ XIN ）
66.6兆赫（ XIN * 2 ）
100.0兆赫（ XIN * 3 ）
％频率蔓延
SMBus的字节0位5 = 0
1.0% (-1.0% + 0%)
1.0% (-1.0% + 0%)
1.0% (-1.0% + 0%)
SMBus的字节0位5 = 1
0.5% (-0.5% + 0%)
0.5% (-0.5% + 0%)
0.5% (-0.5% + 0%)
模式
流传下来
流传下来
流传下来
133.3兆赫（ XIN * 4 ）
1.0% (-1.0% + 0%)
0.5% (-0.5% + 0%)
流传下来
当SSCG启用时，该装置将向下传播的时钟的范围内即其静止频率的1％。这
意味着，对于100MHz的输出时钟的频率将通过光谱范围内扫过从99到100兆赫。
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2线SMBus控制接口
2线控制接口实现了一个写奴隶只能根据SMBus规范接口。该设备可以
被读回。子处理不被支持，因而前面所有字节必须以改变所述一个发送
控制字节。 2线控制接口允许每个时钟输出，可以单独启用或禁用。 100
千位/秒被支承（标准模式）的数据传输。
通过使用该IA0 ，IA1 ，并在设备的IA2销SMBus的地址可以使多个变
设备可以驻留在单个的SMBus控制信号总线上，而不互相干扰。
SMBus的地址选择表
该装置的SMBus的地址
DE
DC
DA
D8
D6
D4
D0
D2
IA0 BIT （引脚20 ）
0
1
0
1
0
1
0
1
IA1 BIT （引脚21 ）
0
0
1
1
0
0
1
1
IA2 BIT （引脚22 ）
0
0
0
0
1
1
1
1
在正常的数据传输时， SDATA信号仅当在SCLK信号为低的变化，并且是稳定的，当SCLK为
高。有两个例外。高到SDATA低的转变，同时SCLK为高电平来表示
开始一个数据传输周期。低到SDATA在SCLK为高的高跳变表示数据传输结束
周期。数据总是被作为完整的8位字节，在这之后，产生一个确认。的第一个字节
传输周期是一个读/写位（R / W ＃ ）作为LSB的7位地址。在读模式下的R / W＃ = 1 。
该设备将产生为写数据到其所选地址的10个字节（最大）响应应答（低）
下面的接收每个字节上的SDATA线信号。
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确认
BYTE 0
（有效）
字节n
（有效）
确认
PCIX I / O系统时钟发生器，带有EMI控制功能
发送
接受
SDATA
最高位
最低位
确认
确认
字节数
（无关）
确认
1
1
0
1
0
0
1
0
命令字节
（无关）
SCLK
启动条件
8
8
8
8
停止条件
图5a （写）
发送
ACK字节数
确认
（有效）
（有效）
BYTE 0
确认
（有效）
BYTE1
确认
字节n
确认
（有效）
接收地
SDATA
1
1
0
1
0
0
1
1
最高位
最低位
SCLK
启动条件
8
8
8
8
停止条件
图5b （ READ ）
Fig.5
串口控制寄存器
注意：
该引脚号列中列出的受影响的针数适用。该@Pup列给出了状态真
上电。字节被设置为只有在真正的上电状态时最初显示的值。
下面的地址字节的确认，两个额外的字节必须发送：
1 ） “命令
CODE
“字节，并
2 ） “字节
计数“
字节。
3)
虽然在这两个字节中的数据（位）被认为是“不关心” ;它们必须被发送并且将被确认。
字节0 ：功能选择寄存器
位
7
6
5
4
3
2
1
0
@Pup
1
0
1
0
0
0
0
1
针＃
-
27
-
42
43
7
6
-
描述
测试模式使能。 1 =正常运行， 0 =测试模式
扩频调制控制位（有效的，只有当该寄存器的第0设置为0 ） 0 =关， 1 =开
SSCG传播的宽度选择。 1 = 0.5 ％ ， 0 = 1.0 ％，见下面的说明表
SB1 B银行MSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
SB0 B银行LSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
SA1银行A MSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
SA0银行A LSB频率控制位（有效的，只有当该寄存器的第0设置为0 ）
硬件/ SMBus的频率控制。 1 =硬件（引脚6 ， 7 ， 42 ， 43 ， 27 ） ， 0 = SMBus的字节0位1-4和6
澄清表字节0 ，位5
字节0 ，位6
0
0
1
1
字节0 ，位5
0
1
0
1
描述
从第二个PLL产生的频率
从XIN频率产生
传播@ -1.0 ％
传播@ -0.5 ％
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