3通道可编程时钟发生器
生成
3应用时钟
BU7331EKN
°说明
该BU7331EKN集成了一个3通道每一个PLL的PLL.The频率可以通过串行接口控制被设置，使得它
具有宽范围的数字应用程序兼容。
此外，突然的频率变化是通过通过寄存器改写处理，并且BU7331EKN适于套
用不同的频率，从而导致更有效的部件管理和缩短开发时间。
■特点
1 ）产生时钟连接参考5.0MHz
½
48.0MHz.
2） 5.0MHz ＆ frac12 ; 75.0MHz的输出频率范围。
3 ）所有的设置和操作，通过2线串行接口控制
4）连接到每个输出个别电平移位器
5 ） HQFN20V包
●应用
一般的数字手机， DSC ， DVD播放机等产品
“绝对
最大额定值（Ta = 25℃）
参数
电源电压（核心）
电源电压（ I / O）
输入电压
存储温度范围
功耗
*
1
*
*
No.09004EAT01
符号
VDD_CORE
VDD_IO
VIN
TSTG
PD
范围
-0.2 ~ 2.2
-0.2 ~ 4.0
-0.2 VDD + 0.2
-55 ~ 125
599.8 *
1
单位
V
V
V
℃
mW
在安装在70 ×70× 1.6毫米环氧玻璃基板的测量值。
在超过Ta的情况下= 25 ℃ ， 6.0MW应每1 ℃降低。
辐射电阻的设计是无法进行的。
操作不能保证。
“操作
条件
参数
电源电压（核心）
电源电压（ VDD_CLK ）
电源电压（ VDD_SIF ）
输入“H”电压
输入“L”电压
工作温度
输入频率（ XTAL使用） *
2
输入频率（不XTAL使用） *
3
5 48MHz的输出装入1 （ VDD_CLK = 1.40 1.65V ）
5 48MHz的输出负载2 （ VDD_CLK = 1.65 3.60V ）
5 75MHz的输出负载（ VDD_CLK = 2.70 3.60V ）
*1
*2
*3
符号
VDD_CORE
VDD_CLK
VDD_SIF
VIH
VIL
TOPR
REF_XTAL
REF_CLK
CL1
CL2
CL3
范围
1.65 ~ 1.80 ~ 1.95
1.40 ~ 3.60
1.40 ~ 3.60 *
1
0.8VDD VDD
0.0 0.2VDD
-20 ~ 75
5.0 ~ 27.0
5.0 ~ 48.0
10 （MAX）
15 （MAX）
15 （MAX）
单位
V
V
V
V
V
℃
兆赫
兆赫
pF
pF
pF
当其设置为VDD_SIF = 1.40V ＆ frac12 ; 1.45V ，待机电流可以通过VDD_CORE = 1.90V ＆ frac12流; 1.95V 。
通过使用VDD_CORE = 1.80V建议。
需要一个电阻为6PIN和7PIN之间的偏差。
输入振幅的电平范围是0.6Vp - 对
½
VDD_COREp - 对。
请参考应用笔记约输入表格的详细信息。
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2009.04 - Rev.A的
BU7331EKN
技术说明
ⅵELECTRICAL
特征
（除特别注明外， VDD_CORE = 1.8V ， VDD_CLK = VDD_SIF = 3.3V ，TA = 25 ℃ ，在没有输出负载。 ）
极限
参数
符号
单位
条件
分钟。
分钟。
分钟。
输入●电流
IupH
0.0
-
3.0
A
VIH=3.3V
输入L的电流
IupL
-3.0
-
0.0
A
VIL=0.0V
输出H电压1
VOH1
3.1
3.2
-
V
IOH = 4.5毫安（ VDD_CLK = 3.3V ）
OUTPUT L电压1
VOL1
-
0.1
0.2
V
IOL = 4.0毫安（ VDD_CLK = 3.3V ）
输出H电压2
VOH2
1.2
1.3
-
V
IOH = 2.5毫安（ VDD_CLK = 1.4V ）
OUTPUT L电压2
VOL2
-
0.1
0.2
V
IOL = 2.5毫安（ VDD_CLK = 1.4V ）
工作电路电流
IDD1
-
7.5
10.0
mA
3通道的PLL “开”模式
（芯）
VDD_CLK=1.40~1.65V
5.000000
-
48.000000兆赫
输出负载= 10pF的（ MAX ）
VDD_CLK=1.65~3.60V
输出频率
CLK
5.000000
-
48.000000兆赫
输出负载= 15pF的（ MAX ）
VDD_CLK=2.70~3.60V
5.000000
-
75.000000兆赫
输出负载= 15pF的（ MAX ）
*该电路的电流在I / O时，根据输出频率，输出负载和VDD_CLK的电压。
块
图
SCL
SDA
VDD_SIF
VSS_SIF
CLK1
RST
①
串行I / F控制寄存器
VDD_CLK1
VSS_CLK1
CLK2
VDD_CLK2
PLL ANALOG1
Analog2
VDD_CORE1
②
③
④
⑤
PLL ANALOG1
Analog2
VDD_CORE2
PLL ANALOG1
Analog2
VSS_CORE1
VSS_CORE2
VSS_CLK2
⑥
XIN
⑦
XOUT
⑧
⑨
⑩
CLK3
VDD_CLK3 VSS_CLK3
图1 BU7331EKN框图
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2009.04 - Rev.A的
BU7331EKN
Typical
应用电路
技术说明
SCL
SDA
3.3V½1.4V
0.1uF
CLK1：Output
3.3V½1.4V
RST
①
②
③
串行I / F控制寄存器
PLL
Analog1
Analog2
Analog3
Analog1
Analog2
Analog3
Analog1
Analog2
Analog3
0.1uF
1.8V±0.15V
½uH
L
CLK2：Output
PLL
3.3V½1.4V
0.1uF
④
PLL
0.1uF
⑤
⑥
1MΩ
⑦
⑧
0.1uF
⑨
⑩
CLK3：Output
3.3V½1.4V
输入频率： 5 ＆ frac12 ;为48MHz （ 5 ＆ frac12 ;在27MHz频点使用的Xtal ）
0.6Vp - 对＆ frac12 ; VDD_COREp -P
注意事项）
·基本上，
安装BU7331EKN在黑板上，并使用它。
（除非它被安装在电路板上，也可以不表现出充分的特性。 ）
·芒
一个0.1μF的电容BU7331EKN PIN引脚2之间的附近 - 3 （ VDD_CORE ）和PIN 4 - 5 （ VSS_CORE ）
引脚8 （ VDD_CLK3 ）和PIN 9 （ VSS_CLK3 ） ，引脚11（ VSS_CLK2 ）和12脚（ VDD_CLK2 ） ， 14脚（ VSS_CLK1 ）和PIN
15 （ VDD_CLK1 ）和引脚17 （ VSS_SIF ）和PIN 18 （ VDD_SIF ） ，分别。
·根据
在电路板的情况下，安装电源和GND之间增加电解电容。
For
EMI保护，有效的是把铁氧体磁珠功率的原点被从供给到BU7331EKN
板或插入一个电容器（不大于1 ），该旁路所需的高频率，电源之间
和GND 。
- 我们
相信这种典型的应用电路是被推荐的。但是，要使用它，做进一步的深入检查
的特性。
For
芯片有两个以上的电源供应器，瞬时浪涌电流可能会流由于顺序的权力
耗材开启或延迟接通他们。为了避免这种情况，特别注意电源耦合电容，
和的宽度和电源布线和接地图案配线路由。
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2009.04 - Rev.A的
BU7331EKN
参考
数据
◎XIN=19.200MHz,
输出= 48.000MHz （ VDD_CORE = 1.8V ， VDD_SIF = 2.6V ）
RBW=1kHz
VBW=100Hz
技术说明
450mV/div
450mV/div
10nsec/div
图3 48.000MHz输出波形
VDD_CLK = 2.6V ，在CL = 15pF的
500psec/div
图4 48.000MHz周期抖动
VDD_CLK = 2.6V ，在CL = 15pF的
10dB/div
10kHz/div
图5 48.000MHz谱
VDD_CLK = 2.6V ，在CL = 15pF的
◎XIN=26.000MHz,
输出= 24.576MHz的（ VDD_CORE = 1.8V ， VDD_SIF = 1.8V）
（注）生成多PLL技术。
RBW=1kHz
VBW=100Hz
300mV/div
300mV/div
10nsec/div
图6 24.576MHz的输出波形
VDD_CLK = 1.8V ，在CL = 15pF的
500psec/div
图7 24.576MHz的周期抖动
VDD_CLK = 1.8V ，在CL = 15pF的
10dB/div
10kHz/div
图8 24.576MHz的频谱
VDD_CLK = 1.8V ，在CL = 15pF的
◎XIN=24.576MHz,
输出= 27.000MHZ （ VDD_CORE = 1.8V ， VDD_SIF = 3.3V ）
（注）生成多PLL技术。
RBW=1kHz
VBW=100Hz
500mV/div
500mV/div
10nsec/div
图9 27.000MHz输出波形
VDD_CLK = 3.3V ，在CL = 15pF的
500psec/div
图10 27.000MHz周期抖动
VDD_CLK = 3.3V ，在CL = 15pF的
10dB/div
10kHz/div
图11 27.000MHz谱
VDD_CLK = 3.3V ，在CL = 15pF的
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