特点
ATF20V8B下一代当量（ ATF20V8BQ ， ATF22V10BQC ）
免费易于使用爱特梅尔- WinCUPL设计软件
相比于“L ”，“ Z”零功率低功耗
边缘检测零待机电源（ 10 μA典型值） （ CQZ ）
引脚控制的零待机电源（ 10 μA典型值）选项（C ， CQ ）
用户控制掉电引脚（C ， CQ ）
高速电可擦除的可编程逻辑器件
- 5 ns最大引脚至引脚延时（C ）
CMOS和TTL兼容输入和输出
- 引脚功能门将举行的输入和I / O ，以逻辑上的国家
- 符合PCI标准
高可靠性EE流程
- 20年的数据保存
- 100擦除/写周期
- 2,000V ESD保护
- 200毫安闭锁抗扰度
商用和工业温度范围
AT20V8C家庭
HIGH-
性能
EE PLD
ATF20V8C
ATF20V8CQ
ATF20V8CQZ
销刀豆网络gurations
所有的引脚分布俯视图
引脚名称
CLK
IN
I / O
OE
NC
VCC
PD
功能
时钟
逻辑输入
双向缓冲器
OUTPUT ENABLE
无内部连接
+ 5V电源
掉电
PLCC
IN
IN
CLK / IN
NC
VCC
IN
I / O
TSSOP
CLK / IN
IN
IN
(1)
PD /
IN
IN
IN
IN
IN
IN
IN
IN
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
IN
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
IN
OE / IN
DIP / SOIC
CLK / IN
IN
IN
(1)
PD / IN
IN
IN
IN
IN
IN
IN
IN
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VCC
IN
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
IN
OE / IN
(1)
4
3
2
1
28
27
26
注意：
1.对PD C和CQ而已。
牧师0408H - 4月1日
IN
IN
GND
NC
OE / IN
IN
I / O
12
13
14
15
16
17
18
PD / IN
IN
IN
NC
IN
IN
IN
5
6
7
8
9
10
11
25
24
23
22
21
20
19
I / O
I / O
I / O
NC
I / O
I / O
I / O
1
框图
描述
该ATF20V8C是一个高性能的CMOS （电
可擦除）可编程逻辑器件（PLD） ，它利用
Atmel的成熟的电可擦除技术。速度
下降到5纳秒和功耗低到10微安是
提供的。所有速度范围被指定在整个5V ±
10％的范围为工业温度范围内，并且5V±5％
商业范围。
该ATF20V8C （ Q）提供了一个高速CMOS PLD
解决方案最大的引脚到引脚延迟为5ns 。该
ATF20V8C （Q）还具有用户控制的掉电为特色的
TURE ，提供“零”待机功耗（ 10 μA典型值） 。该
用户控制的关断功能，允许用户
管理总系统功耗，以满足特定的应用
要求，提高可靠性，而无需牺牲
速度。
该ATF20V8CQZ提供了零功耗CMOS PLD
解决方案，以“零”待机功耗（ 10 μA典型值） 。该
器件上电通过Atmel的巳自动升降
ented输入瞬态检测（ ITD ）电路为“零”
备用电源模式时，所有的输入都是空闲的。
在输入和输出引脚引脚“门神”电路减少静电
电源通过上拉电阻消耗掉。
该ATF20V8C （Q） （ Z）为工业标准的20V8架构设计师用手工
tecture 。八个输出分别分配八大产品
条款。三种不同的操作模式，用于自动
matically软件，使高度复杂的逻辑
要实现的功能。
如何V的不确定性
CC
实际上发源于该系统中，跟着
以下条件是必需的：
1. V
CC
崛起必须是单调的，
2.复位时，所有的输入和反馈设置后
时间必须满足驱动时钟引脚为高电平之前，
和
3.时钟必须在t保持稳定
PR
.
注册输出的预紧力
该ATF20V8C寄存器设置有电路
让每一个加载寄存器高或低的。
此功能将简化测试，因为任何国家可以
压入寄存器来控制测试序列。一
生成JEDEC文件预紧时，源文件
与矢量编译。下载后， JEDEC文件
预紧序列会自动被大多数的完成
编程后批准的程序员。
上电复位
在ATF20V8Cs寄存器被设计为复位能很好地协同
荷兰国际集团电。在从V稍微延迟一点
CC
路口
V
RST
时，所有寄存器被复位到低状态。其结果，
已注册的输出状态将永远是高上电。
此功能对于状态机初始化的关键。然而
以往，由于复位的异步特性和
2
电子签名字
有64比特的可编程存储器，总是
提供给用户，即使该设备被固定。这些
比特可用于用户特定的数据。
ATF20V8C家庭
0408H–04/01
功能逻辑图说明
逻辑选项和功能图描述的
ATF20V8C架构。八个可配置的宏单元可以
被配置为注册输出，组合I / O
组合输出或专用输入。
该ATF20V8C的宏小区可以在一个被构造
三种不同的模式。每种模式使得ATF20V8Cs
看起来像一个不同的设备。该ATF20V8Cs可以是一个稳压
istered输出，组合I / O ，组合输出或
专用输入。大多数PLD编译器可以选择合适的
自动模式。用户也可以强制选择
通过用一个模式选择供给的编译器。在阻止 -
挖掘因素将寄存器与用法
组合输出和专用输出与输出
与输出使能控制。
该ATF20V8Cs具有用户控制的掉电引脚
其中，活性时，允许用户将器件置于
“零”待机省电模式。该还可以装置
工作在高的速度。 5 ns最大管脚到管脚延迟
提供。静态功耗是由于上拉电阻为
通过使用输入和输出引脚“门神”消除电路
该引脚保持其先前的逻辑电平空闲的时候。
该ATF20V8Cs的普遍架构可以亲
编程模拟许多24针PAL器件。用户
可以下载子集设备JEDEC编程文件
到PLD编程器和ATF20V8Cs以被配置
置的行动，如选择的设备。
未使用的乘积项被自动禁用
编译器，以减少耗电量。一个安全的保险丝，
当编程时，保护内容的ATF20V8Cs 。
对用户签名八个字节（ 64保险丝）的访问
为目的，例如存储项目名称，部分用户
号，修订或日期。用户签名是访问
无论安全熔丝的状态。
编译器模式选择
注册
ABEL ，爱特梅尔， ABEL
中国政法大学
LOG / IC
OrCAD的- PLD
PLDesigner
TANGO - PLD
注意：
P20V8R
G20V8MS
GAL20V8_R
(1)
“注册”
P20V8
G20V8
复
P20V8C
G20V8MA
GAL20V8_C7
(1)
“情结”
P20V8
G20V8
简单
P20V8
G20V8
GAL20V8_C8
(1)
“简单”
P20V8
G20V8
自动选择
P20V8
G20V8A
GAL20V8
GAL20V8
P20V8
G20V8
1.仅适用于3.4或更低版本。
4
ATF20V8C家庭
0408H–04/01
ATF20V8C家庭
注册方式
PAL器件仿真/ PAL更换
登记模式时使用的一个或多个寄存器
所需。每个宏单元可被配置为一个稳压
istered或组合输出或I / O ，或作为输入。对于
注册输出或I / O时，输出由OE启用
引脚和寄存器的时钟由CLK引脚。八的精良
UCT术语被分配给和项。对于combinato-
里亚尔输出或I / O时，输出使能由受控
乘积项，而7个乘积项被分配给
和项。当宏小区被配置为输入，
输出使能永久停用。
任何寄存器的使用将会使编译器选择此模式。
下面的注册设备可以使用仿真
这种模式下：
20R8
20RP8
20R6
20RP6
20R4
20RP4
注册模式操作
5
0408H–04/01
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