特点
兼容MCS
51个产品
20 MIPS的吞吐量，在20 MHz的时钟频率和2.4V ， 85°C的工作条件
每字节单时钟周期取
2 / 4K字节的系统内可编程（ ISP）闪存的
- 程序下载串行接口
- 32字节快速页面编程模式
- 32字节用户签名数组
2.4V至5.5V的V
CC
工作范围
全静态操作： 0 Hz至20 MHz的
2级程序存储器锁
256 ×8的内部RAM
硬件乘法器
15个可编程I / O线
可配置的I / O与准双向口，输入，推挽输出，并
漏极开路模式
增强型UART ，具有自动地址识别和帧错误检测
增强型SPI双缓冲的发送/接收
可编程看门狗定时器软件复位
4级中断优先级
模拟比较器，可选择中断和去抖
两个16 - bit的定时器/计数器，8位PWM
欠压检测器和关机标志
内部上电复位
低功耗空闲和掉电模式
恢复中断从掉电模式
8-bit
微控制器
与2/4 -K字节
FL灰
AT89LP2052
AT89LP4052
1.描述
该AT89LP2052 / LP4052是一款低功耗，高性能CMOS 8位单片机
控制器与2 / 4K字节的系统内可编程闪存。该装置是
采用Atmel的高密度非易失性存储器技术制造，是的COM
兼容与工业标准的MCS -51指令集。该AT89LP2052 / LP4052
是围绕增强CPU内核，可以从内存中读取一个字节的每
时钟周期。在经典的8051架构，每个读取所需的6个时钟周期， forc-
荷兰国际集团的说明在12 ， 24或48个时钟周期中执行。在AT89LP2052 / LP4052
CPU ，指令只需要1到4个时钟周期，提供6至12倍的吞吐量
比放指令的标准8051百分之七十只需要尽可能多的时钟
周期，因为他们有个字节来执行，而其余大部分指令要求
只有一个额外的时钟。增强的CPU核心能够达到20 MIPS的吞吐量
而标准8051的CPU可以以相同的电流消耗提供只有4个MIPS
化。相反，在相同的吞吐量为经典的8051 ，新的CPU核心运行
在低得多的速度，从而大大降低了功耗。
3547F–MICRO–6/06
在AT89LP2052 / LP4052两个定时器/计数器有两个新的模式。模式0
可以被配置为一个变量9-到16位的定时器/计数器，模式1可被配置为
16位自动重载定时器/计数器。除了这两个定时器/计数器可以被配置为8位
脉宽调制器与8位预分频器。
在AT89LP2052 / LP4052的I / O端口可以在四个能操作之一进行独立配置
阿婷模式。在准双向模式，端口工作在经典的8051在输入
模式下，各端口为三态。推挽输出模式提供全面的CMOS驱动，开漏
模式只提供了一个下拉。
2.引脚配置
2.1
20引脚PDIP / SOIC / TSSOP
（VPP）的RST
（RXD） P3.0
（TXD） P3.1
XTAL2
XTAL1
（ INT0 ） P3.2
（ INT1 ） P3.3
（ T0 ） P3.4
（T1）， P3.5
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
P1.7 （ SCK ）
P1.6 （ MISO ）
P1.5 （ MOSI ）
P1.4 （ SS ）
P1.3
P1.2
P1.1 （ AIN1 ）
P1.0 （ AIN0 ）
P3.7 （ SYSCLK ）
2
AT89LP2052/LP4052
3547F–MICRO–6/06
AT89LP2052/LP4052
3.引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
符号
RST
P3.0
P3.1
XTAL2
XTAL1
P3.2
P3.3
P3.4
P3.5
GND
P3.7
P1.0
P1.1
P1.2
P1.3
P1.4
TYPE
I
I
I / O
I
I / O
O
O
I
I / O
I
I / O
I
I / O
I / O
I / O
I / O
I
I / O
O
I / O
I
I / O
I
I / O
I / O
I / O
I
I / O
I / O
I / O
I / O
I / O
I / O
I
描述
RST ：
外
ACTIVE -HIGH
复位输入。
VPP ：
并行编程电压。提高到12V ，使编程。
P3.0:
用户可配置的I / O口位0 。
RxD端：
串行口接收器输入。
P3.1:
用户可配置的I / O口位1 。
的TxD ：
串行口发送器输出。
XTAL2 ：
输出反相振荡放大器。
XTAL1 ：
输入到反向振荡放大器和内部时钟发生电路。
P3.2:
用户可配置的I / O口位2 。
INT0 ：
外部中断0输入。
P3.3:
用户可配置的I / O口位3 。
INT1 ：
外部中断1input 。
P3.4:
用户可配置的I / O口位4 。
T0:
定时器0计数器输入或PWM输出
P3.5:
用户可配置的I / O口位5 。
T1:
定时器1计数器输入或PWM输出
地
P3.7:
用户可配置的I / O端口3的第7位。
SYSCLK ：
当系统时钟保险丝启用系统时钟输出。
P1.0:
用户可配置的I / O口位0 。
AIN0 ：
模拟比较器正输入端。
P1.1:
用户可配置的I / O口位1 。
AIN1 ：
模拟比较器的负输入端。
P1.2:
用户可配置的I / O口位2 。
P1.3:
用户可配置的I / O口位3
P1.4:
用户可配置的I / O口位4 。
SS:
SPI从机选择。
P1.5:
用户可配置的I / O端口1的第5位。
MOSI ：
SPI主机输出/从机而定。当配置为主机时，该引脚为输出。当配置为
从这个引脚的输入。
P1.6:
用户可配置I / O端口1的第6位。
MISO ：
SPI主机输入/从机输出。当配置为主机时，该引脚为输入。当配置
为从机时，该引脚为输出。
P1.7:
用户可配置I / O端口1的第7位。
SCK ：
SPI时钟。当配置为主机时，该引脚为输出。当配置为从机时，该引脚为
一个输入端。
电源电压
17
P1.5
18
P1.6
19
P1.7
20
VCC
3
3547F–MICRO–6/06
4.框图
单曲循环
8051 CPU
2/4-Kbyte
FL灰
256-Byte
内存
端口3
可配置的I / O
UART
SPI
定时器0
定时器1
类似物
比较
看门狗
定时器
CON连接可配置
振荡器
晶体或
谐振器
端口1
可配置的I / O
CPU时钟
5.存储器组织
该AT89LP2052 / LP4052采用哈佛架构与亲独立的地址空间
克和数据存储器。程序存储器与支持常规的线性地址空间
为64K字节的直接寻址的应用程序代码。该数据存储器有256字节的
内部RAM被划分成可由不同的指令类访问的区域。
该AT89LP2052 / LP4052不支持外部RAM 。
5.1
程序存储器
该AT89LP2052 / LP4052包含2 / 4K字节的片上系统内可编程闪存存储器
储器用于程序存储。 Flash存储器至少10,000写/擦除的耐力
周期。
第22章第54页的“闪存编程”
有详细的描述
在ISP或并行编程模式闪存编程。复位和中断向量
位于前59个字节的程序存储器内（见
第13页的“中断”
13).
常数可以保存于整个2/4 - KB的程序存储器地址范围内进行分配
空间由MOVC指令访问。
4
AT89LP2052/LP4052
3547F–MICRO–6/06
AT89LP2052/LP4052
图5-1 。
程序存储器映射
0FFF
07FF
程序存储器
AT89LP2052
0000
0000
程序存储器
AT89LP4052
5.2
数据存储器
该AT89LP2052 / LP4052包含256个字节的通用SRAM数据存储器以及128字节
I / O存储器。下部128字节的数据存储器可通过直接和被访问
间接寻址。高128字节的数据存储器和128字节的I / O存储器
共享相同的地址空间（见
图5-2 ） 。
高128字节可能只是数据存储器
使用间接寻址访问。在I / O存储器只能通过直接访问
寻址和包含特殊功能寄存器（SFR ） 。最低的32个字节的数据
内存被分为4组，每组有8个寄存器。该RS0和RS1位（ PSW.3和
PSW.4 ）选择哪组寄存器被使用。采用寄存器寻址指令只
访问当前指定的银行。该AT89LP2052 / LP4052不支持外部数据
内存。
图5-2 。
数据存储器映射
FFH
可访问
间接
地址
只
可访问
BY DIRECT
地址
FFH
上
128
80H
7FH
低
128
80H
可访问
通过直接和
间接
地址
特别
功能
注册
端口
状态和
控制位
计时器
注册
堆栈指针
累加器
（等）的
0
5
3547F–MICRO–6/06
特点
兼容MCS
51个产品
20 MIPS的吞吐量，在20 MHz的时钟频率和2.4V ， 85°C的工作条件
每字节单时钟周期取
2 / 4K字节的系统内可编程（ ISP）闪存的
- 程序下载串行接口
- 32字节快速页面编程模式
- 32字节用户签名数组
2.4V至5.5V的V
CC
工作范围
全静态操作： 0 Hz至20 MHz的
2级程序存储器锁
256 ×8的内部RAM
硬件乘法器
15个可编程I / O线
可配置的I / O与准双向口，输入，推挽输出，并
漏极开路模式
增强型UART ，具有自动地址识别和帧错误检测
增强型SPI双缓冲的发送/接收
可编程看门狗定时器软件复位
4级中断优先级
模拟比较器，可选择中断和去抖
两个16 - bit的定时器/计数器，8位PWM
欠压检测器和关机标志
内部上电复位
低功耗空闲和掉电模式
恢复中断从掉电模式
8-bit
微控制器
与2/4 -K字节
FL灰
AT89LP2052
AT89LP4052
1.描述
该AT89LP2052 / LP4052是一款低功耗，高性能CMOS 8位单片机
控制器与2 / 4K字节的系统内可编程闪存。该装置是
采用Atmel的高密度非易失性存储器技术制造，是的COM
兼容与工业标准的MCS -51指令集。该AT89LP2052 / LP4052
是围绕增强CPU内核，可以从内存中读取一个字节的每
时钟周期。在经典的8051架构，每个读取所需的6个时钟周期， forc-
荷兰国际集团的说明在12 ， 24或48个时钟周期中执行。在AT89LP2052 / LP4052
CPU ，指令只需要1到4个时钟周期，提供6至12倍的吞吐量
比放指令的标准8051百分之七十只需要尽可能多的时钟
周期，因为他们有个字节来执行，而其余大部分指令要求
只有一个额外的时钟。增强的CPU核心能够达到20 MIPS的吞吐量
而标准8051的CPU可以以相同的电流消耗提供只有4个MIPS
化。相反，在相同的吞吐量为经典的8051 ，新的CPU核心运行
在低得多的速度，从而大大降低了功耗。
3547I–MICRO–6/08
在AT89LP2052 / LP4052两个定时器/计数器有两个新的模式。模式0
可以被配置为一个变量9-到16位的定时器/计数器，模式1可被配置为
16位自动重载定时器/计数器。除了这两个定时器/计数器可以被配置为8位
脉宽调制器与8位预分频器。
在AT89LP2052 / LP4052的I / O端口可以在四个能操作之一进行独立配置
阿婷模式。在准双向模式，端口工作在经典的8051在输入
模式下，各端口为三态。推挽输出模式提供全面的CMOS驱动，开漏
模式只提供了一个下拉。
2.引脚配置
2.1
20引脚PDIP / SOIC / TSSOP
（VPP）的RST
（RXD） P3.0
（TXD） P3.1
XTAL2
XTAL1
（ INT0 ） P3.2
（ INT1 ） P3.3
（ T0 ） P3.4
（T1）， P3.5
GND
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
P1.7 （ SCK ）
P1.6 （ MISO ）
P1.5 （ MOSI ）
P1.4 （ SS ）
P1.3
P1.2
P1.1 （ AIN1 ）
P1.0 （ AIN0 ）
P3.7 （ SYSCLK ）
2
AT89LP2052/LP4052
3547I–MICRO–6/08
AT89LP2052/LP4052
3.引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
符号
RST
P3.0
P3.1
XTAL2
XTAL1
P3.2
P3.3
P3.4
P3.5
GND
P3.7
P1.0
P1.1
P1.2
P1.3
P1.4
TYPE
I
I
I / O
I
I / O
O
O
I
I / O
I
I / O
I
I / O
I / O
I / O
I / O
I
I / O
O
I / O
I
I / O
I
I / O
I / O
I / O
I
I / O
I / O
I / O
I / O
I / O
I / O
I
描述
RST ：
外
ACTIVE -HIGH
复位输入。
VPP ：
并行编程电压。提高到12V ，使编程。
P3.0:
用户可配置的I / O口位0 。
RxD端：
串行口接收器输入。
P3.1:
用户可配置的I / O口位1 。
的TxD ：
串行口发送器输出。
XTAL2 ：
输出反相振荡放大器。
XTAL1 ：
输入到反向振荡放大器和内部时钟发生电路。
P3.2:
用户可配置的I / O口位2 。
INT0 ：
外部中断0输入。
P3.3:
用户可配置的I / O口位3 。
INT1 ：
外部中断1input 。
P3.4:
用户可配置的I / O口位4 。
T0:
定时器0计数器输入或PWM输出
P3.5:
用户可配置的I / O口位5 。
T1:
定时器1计数器输入或PWM输出
地
P3.7:
用户可配置的I / O端口3的第7位。
SYSCLK ：
当系统时钟保险丝启用系统时钟输出。
P1.0:
用户可配置的I / O口位0 。
AIN0 ：
模拟比较器正输入端。
P1.1:
用户可配置的I / O口位1 。
AIN1 ：
模拟比较器的负输入端。
P1.2:
用户可配置的I / O口位2 。
P1.3:
用户可配置的I / O口位3
P1.4:
用户可配置的I / O口位4 。
SS:
SPI从机选择。
P1.5:
用户可配置的I / O端口1的第5位。
MOSI ：
SPI主机输出/从机而定。当配置为主机时，该引脚为输出。当配置为
从这个引脚的输入。
P1.6:
用户可配置I / O端口1的第6位。
MISO ：
SPI主机输入/从机输出。当配置为主机时，该引脚为输入。当配置
为从机时，该引脚为输出。
P1.7:
用户可配置I / O端口1的第7位。
SCK ：
SPI时钟。当配置为主机时，该引脚为输出。当配置为从机时，该引脚为
一个输入端。
电源电压
17
P1.5
18
P1.6
19
P1.7
20
VCC
3
3547I–MICRO–6/08
4.框图
单曲循环
8051 CPU
2/4-Kbyte
FL灰
256-Byte
内存
端口3
可配置的I / O
UART
SPI
定时器0
定时器1
类似物
比较
看门狗
定时器
CON连接可配置
振荡器
晶体或
谐振器
端口1
可配置的I / O
CPU时钟
5.存储器组织
该AT89LP2052 / LP4052采用哈佛架构与亲独立的地址空间
克和数据存储器。程序存储器与支持常规的线性地址空间
为64K字节的直接寻址的应用程序代码。该数据存储器有256字节的
内部RAM被划分成可由不同的指令类访问的区域。
该AT89LP2052 / LP4052不支持外部RAM 。
5.1
程序存储器
该AT89LP2052 / LP4052包含2 / 4K字节的片上系统内可编程闪存存储器
储器用于程序存储。 Flash存储器至少10,000写/擦除的耐力
周期。
第23章第56页的“闪存编程”
有详细的描述
在ISP或并行编程模式闪存编程。复位和中断向量
位于前59个字节的程序存储器内（见
第14页上的“中断”
15).
常数可以保存于整个2/4 - KB的程序存储器地址范围内进行分配
空间由MOVC指令访问。
4
AT89LP2052/LP4052
3547I–MICRO–6/08
AT89LP2052/LP4052
图5-1 。
程序存储器映射
0FFF
07FF
程序存储器
AT89LP2052
0000
0000
程序存储器
AT89LP4052
5.2
数据存储器
该AT89LP2052 / LP4052包含256个字节的通用SRAM数据存储器以及128字节
I / O存储器。下部128字节的数据存储器可通过直接和被访问
间接寻址。高128字节的数据存储器和128字节的I / O存储器
共享相同的地址空间（见
图5-2 ） 。
高128字节可能只是数据存储器
使用间接寻址访问。在I / O存储器只能通过直接访问
寻址和包含特殊功能寄存器（SFR ） 。最低的32个字节的数据
内存被分为4组，每组有8个寄存器。该RS0和RS1位（ PSW.3和
PSW.4 ）选择哪组寄存器被使用。采用寄存器寻址指令只
访问当前指定的银行。该AT89LP2052 / LP4052不支持外部数据
内存。
图5-2 。
数据存储器映射
FFH
可访问
间接
地址
只
可访问
BY DIRECT
地址
FFH
上
128
80H
7FH
低
128
80H
可访问
BY DIRECT
和
间接
地址
特别
功能
注册
端口
状态和
控制位
计时器
注册
堆
指针
累加器
（等）的
0
5
3547I–MICRO–6/08
特点
兼容MCS
51个产品
20 MIPS的吞吐量，在20 MHz的时钟频率和2.4V ， 85°C的工作条件
每字节单时钟周期取
2 / 4K字节的系统内可编程（ ISP）闪存的
- 程序下载串行接口
- 32字节快速页面编程模式
- 32字节用户签名数组
2.4V至5.5V的V
CC
工作范围
全静态操作： 0 Hz至20 MHz的
2级程序存储器锁
256 ×8的内部RAM
硬件乘法器
15个可编程I / O线
可配置的I / O与准双向口，输入，推挽输出，并
漏极开路模式
增强型UART ，具有自动地址识别和帧错误检测
增强型SPI双缓冲的发送/接收
可编程看门狗定时器软件复位
4级中断优先级
模拟比较器，可选择中断和去抖
两个16 - bit的定时器/计数器，8位PWM
欠压检测器和关机标志
内部上电复位
低功耗空闲和掉电模式
恢复中断从掉电模式
8-bit
微控制器
与2/4 -K字节
FL灰
AT89LP2052
AT89LP4052
1.描述
该AT89LP2052 / LP4052是一款低功耗，高性能CMOS 8位单片机
控制器与2 / 4K字节的系统内可编程闪存。该装置是
采用Atmel的高密度非易失性存储器技术制造，是的COM
兼容与工业标准的MCS -51指令集。该AT89LP2052 / LP4052
是围绕增强CPU内核，可以从内存中读取一个字节的每
时钟周期。在经典的8051架构，每个读取所需的6个时钟周期， forc-
荷兰国际集团的说明在12 ， 24或48个时钟周期中执行。在AT89LP2052 / LP4052
CPU ，指令只需要1到4个时钟周期，提供6至12倍的吞吐量
比放指令的标准8051百分之七十只需要尽可能多的时钟
周期，因为他们有个字节来执行，而其余大部分指令要求
只有一个额外的时钟。增强的CPU核心能够达到20 MIPS的吞吐量
而标准8051的CPU可以以相同的电流消耗提供只有4个MIPS
化。相反，在相同的吞吐量为经典的8051 ，新的CPU核心运行
在低得多的速度，从而大大降低了功耗。
3547J–MICRO–10/09
在AT89LP2052 / LP4052两个定时器/计数器有两个新的模式。模式0
可以被配置为一个变量9-到16位的定时器/计数器，模式1可被配置为
16位自动重载定时器/计数器。除了这两个定时器/计数器可以被配置为8位
脉宽调制器与8位预分频器。
在AT89LP2052 / LP4052的I / O端口可以在四个能操作之一进行独立配置
阿婷模式。在准双向模式，端口工作在经典的8051在输入
模式下，各端口为三态。推挽输出模式提供全面的CMOS驱动，开漏
模式只提供了一个下拉。
2.引脚配置
2.1
20引脚PDIP / SOIC / TSSOP
（VPP）的RST
（RXD） P3.0
（TXD） P3.1
XTAL2
XTAL1
（ INT0 ） P3.2
（ INT1 ） P3.3
（ T0 ） P3.4
（T1）， P3.5
GND
1
2
3
4
5
6
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8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
P1.7 （ SCK ）
P1.6 （ MISO ）
P1.5 （ MOSI ）
P1.4 （ SS ）
P1.3
P1.2
P1.1 （ AIN1 ）
P1.0 （ AIN0 ）
P3.7 （ SYSCLK ）
2
AT89LP2052/LP4052
3547J–MICRO–10/09
AT89LP2052/LP4052
3.引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
符号
RST
P3.0
P3.1
XTAL2
XTAL1
P3.2
P3.3
P3.4
P3.5
GND
P3.7
P1.0
P1.1
P1.2
P1.3
P1.4
TYPE
I
I
I / O
I
I / O
O
O
I
I / O
I
I / O
I
I / O
I / O
I / O
I / O
I
I / O
O
I / O
I
I / O
I
I / O
I / O
I / O
I
I / O
I / O
I / O
I / O
I / O
I / O
I
描述
RST ：
外
ACTIVE -HIGH
复位输入。
VPP ：
并行编程电压。提高到12V ，使编程。
P3.0:
用户可配置的I / O口位0 。
RxD端：
串行口接收器输入。
P3.1:
用户可配置的I / O口位1 。
的TxD ：
串行口发送器输出。
XTAL2 ：
输出反相振荡放大器。
XTAL1 ：
输入到反向振荡放大器和内部时钟发生电路。
P3.2:
用户可配置的I / O口位2 。
INT0 ：
外部中断0输入。
P3.3:
用户可配置的I / O口位3 。
INT1 ：
外部中断1input 。
P3.4:
用户可配置的I / O口位4 。
T0:
定时器0计数器输入或PWM输出
P3.5:
用户可配置的I / O口位5 。
T1:
定时器1计数器输入或PWM输出
地
P3.7:
用户可配置的I / O端口3的第7位。
SYSCLK ：
当系统时钟保险丝启用系统时钟输出。
P1.0:
用户可配置的I / O口位0 。
AIN0 ：
模拟比较器正输入端。
P1.1:
用户可配置的I / O口位1 。
AIN1 ：
模拟比较器的负输入端。
P1.2:
用户可配置的I / O口位2 。
P1.3:
用户可配置的I / O口位3
P1.4:
用户可配置的I / O口位4 。
SS:
SPI从机选择。
P1.5:
用户可配置的I / O端口1的第5位。
MOSI ：
SPI主机输出/从机而定。当配置为主机时，该引脚为输出。当配置为
从这个引脚的输入。
P1.6:
用户可配置I / O端口1的第6位。
MISO ：
SPI主机输入/从机输出。当配置为主机时，该引脚为输入。当配置
为从机时，该引脚为输出。
P1.7:
用户可配置I / O端口1的第7位。
SCK ：
SPI时钟。当配置为主机时，该引脚为输出。当配置为从机时，该引脚为
一个输入端。
电源电压
17
P1.5
18
P1.6
19
P1.7
20
VCC
3
3547J–MICRO–10/09
4.框图
单曲循环
8051 CPU
2/4-Kbyte
FL灰
256-Byte
内存
端口3
可配置的I / O
UART
SPI
定时器0
定时器1
类似物
比较
看门狗
定时器
CON连接可配置
振荡器
晶体或
谐振器
端口1
可配置的I / O
CPU时钟
5.存储器组织
该AT89LP2052 / LP4052采用哈佛架构与亲独立的地址空间
克和数据存储器。程序存储器与支持常规的线性地址空间
为64K字节的直接寻址的应用程序代码。该数据存储器有256字节的
内部RAM被划分成可由不同的指令类访问的区域。
该AT89LP2052 / LP4052不支持外部RAM 。
5.1
程序存储器
该AT89LP2052 / LP4052包含2 / 4K字节的片上系统内可编程闪存存储器
储器用于程序存储。 Flash存储器至少10,000写/擦除的耐力
周期。
第23章第57页上的“闪存编程”
有详细的描述
在ISP或并行编程模式闪存编程。复位和中断向量
位于前59个字节的程序存储器内（见
第14页上的“中断”
16).
常数可以保存于整个2/4 - KB的程序存储器地址范围内进行分配
空间由MOVC指令访问。
4
AT89LP2052/LP4052
3547J–MICRO–10/09
AT89LP2052/LP4052
图5-1 。
程序存储器映射
0FFF
07FF
程序存储器
AT89LP2052
0000
0000
程序存储器
AT89LP4052
5.2
数据存储器
该AT89LP2052 / LP4052包含256个字节的通用SRAM数据存储器以及128字节
I / O存储器。下部128字节的数据存储器可通过直接和被访问
间接寻址。高128字节的数据存储器和128字节的I / O存储器
共享相同的地址空间（见
图5-2 ） 。
高128字节可能只是数据存储器
使用间接寻址访问。在I / O存储器只能通过直接访问
寻址和包含特殊功能寄存器（SFR ） 。最低的32个字节的数据
内存被分为4组，每组有8个寄存器。该RS0和RS1位（ PSW.3和
PSW.4 ）选择哪组寄存器被使用。采用寄存器寻址指令只
访问当前指定的银行。该AT89LP2052 / LP4052不支持外部数据
内存。
图5-2 。
数据存储器映射
FFH
可访问
间接
地址
只
可访问
BY DIRECT
地址
FFH
上
128
80H
7FH
低
128
80H
可访问
BY DIRECT
和
间接
地址
特别
功能
注册
端口
状态和
控制位
计时器
注册
堆
指针
累加器
（等）的
0
5
3547J–MICRO–10/09
QQ：2880707522 复制
