【模块的特点128 - Mbit的连拍/页闪存+ 32兆位/ 64兆位PSRAM单88球（8毫米×10】,IC型号AT52SC1283J,AT52SC1283J PDF资料,AT52SC1283J经销商,ic,电子元器件-51电子网

模块的特点

128 - Mbit的连拍/页闪存+ 32兆位/ 64兆位PSRAM

单88球（8毫米×10毫米× 1.2毫米） CBGA的封装

1.7V至1.95V V

1.8V至1.95V的V

CCQ

和P

VCC

128 - Mbit的Flash功能

8M ×16组织

高性能

- 随机存取时间 - 70纳秒， 85纳秒

- 页面模式读取时间 - 20纳秒

- 同步突发频率 - 66 MHz的

- 可配置的突发操作

扇区擦除架构

- 16个4K字部门有独立的写锁定

- 两百五十个32K字的主要行业有独立的写锁定

典型扇区擦除时间： 32K字的部门 - 800毫秒; 4K字部门 - 200毫秒

三十二个平面组织，在任何31个行政法规并行读取

飞机没有被编程/擦除

暂停/恢复功能的擦除和编程

- 支持读取和编程的任何扇区的数据被擦除暂停

不同部门

- 支持读取任何一个字，暂停的任何其他字编程

低功耗工作

- 30毫安活动

- 20 μA待机

VPP引脚为写保护和加速方案业务

RESET输入的设备初始化

两个保护寄存器（128位+ 2048位）

通用闪存接口（ CFI ）

顶部和底部引导扇区

1.7V至1.95V工作电压

128兆位闪存

+ 32兆位/ 64兆位

PSRAM

堆栈存储器

AT52SC1283J

AT52SC1284J

初步

异步/页PSRAM产品特点

32兆位（ 2M字×16 ） / 64兆位（ 4M字×16 ）

70 ns的随机存取时间

30 ns的页读周期时间

1.8V至1.95V工作电压

<10 μA深层待机功耗

堆叠模块存储器内容

设备

AT52SC1283J

AT52SC1284J

内存组合

128M闪存+ 32M PSRAM

128M闪存+ 64M PSRAM

3530B–STKD–2/4/05

1.内存模块说明

该AT52SC1283J / 1284J内存模块提供128兆位非易失性Flash

随着PSRAM内存32M / 64M内存。将合并的存储器封装在赎罪

GLE 8 ×10× 1.2毫米CBGA封装， 88球。

Flash存储器提供了异步，佩奇和突发模式读操作为最

最佳的系统性能。

在32M / 64M PSRAM是基于1T / 1C单元技术，并提供与接口的兼容性

SRAM 。该器件支持异步和页面模式操作。

2.框图

CE1

OE1

AVD

CLK

RST

VPP

等待

VCCQ

VCC

CE1

OE1

AVD

CLK

RST

VPP

等待

VCCQ

VCC

A0 - A22

128M FLASH

I / O0 - I / O15

PCS1

POE

PWE

PLB

PUB

PCS1

POE

PWE

PLB

PUB

VCCQ

A0 - A20

A21 （ 64M ）

I / O0 - I / O15

A0 - A22

I / O0 - I / O15

PVCC

32M / 64M PSRAM

AT52SC1283J / 1284J [初步]

3530B–STKD–2/4/05

AT52SC1283J / 1284J [初步]

3.引脚配置

引脚名称

A0 - A22

I / O0 - I / O15

AVD

CLK

RST

VPP

等待

VCC

PCS1

VCCQ

PLB

PUB

POE

PWE

PVCC

VSS

功能

地址

数据输入/输出

闪存芯片使能

闪光输出使能

Flash写使能

Flash地址锁存使能

Flash时钟

闪存复位

闪存写保护

闪存写保护和电源的

加快程序运行

Flash等待

闪存电源

PSRAM芯片选择

PSRAM深度掉电

输出电源

PSRAM低字节控制

PSRAM高字节控制

PSRAM输出使能

PSRAM写使能

PSRAM电源

无连接

设备接地（公共）

仅限于Flash

只有PSRAM

常见

VSS

VCCQ VCC

VSS

CE1

PVCC

VCCQ

OE1

I/O9

I/O11

I/O4

I/O6

I / O15 VCCQ

POE

I/O0

I/O1

I/O3

I/O12

I/O14

I/O7

I/O8

I/O2

I/O10

I/O5

I / O13等待

PUB

RST

A14

A16

AVD

A20

A10

A15

A17

VPP

PWE

PCS1

A13

PLB

VSS

CLK

A22

A12

A18

A19

VSS

VCC

A21

A11

3.1

88球CBGA顶视图

4.绝对最大额定值

在偏置...................................- 25 ° C至+ 85 ° C温度

存储温度......................................- 55 ° C至+ 150°C

所有输入电压除V

（包括NC引脚）

相对于地面............................. -0.2V到V

+ 0.3V

在V电压

相对于地面..................................- 0.2V至+ 10.0V

所有输出电压

相对于地面............................. -0.2V到V

+ 0.3V

*注意：

强调超越“绝对下上市

最大额定值“，可能会造成永久性损坏

年龄到设备。这是一个值仅为

该器件在这些或任何功能操作

超出所指示的其他条件

本规范的业务部门所不

暗示。暴露在绝对最大额定值

长时间会影响器件的条件

可靠性。

5.直流和交流工作范围

工作温度（外壳）

电源

CCQ

, P

VCC

-25°C至85°C

1.7V至1.95V

1.8V至1.95V

3530B–STKD–2/4/05

6. 128兆位闪存说明

6.1

命令序列

当设备第一次接通电源时，将在读出模式。命令序列被用于

把该装置在其他操作模式，如编程和擦除。命令

序列被写入通过应用低脉冲，在WE输入带CE低和OE高或由

应用在CE输入低脉冲持续与WE低， OE高。在此之前的低正在进行

脉冲的CE或WE信号，地址输入可通过由低到高的转变上被锁定

在AVD信号。如果AVD不低脉冲，该地址将在第一个上升沿被锁存

在WE或CE 。有效的数据被锁存，在WE的上升沿或者CE脉冲，取

先发生。在命令序列中使用的地址不影响输入

命令序列。

6.2

突发配置命令

该项目突发配置寄存器命令用于设置突发配置

该装置的操作。位B15确定同步突发读取是否被启用或

异步读取启用。由于读页操作是一个异步操作，

位B15必须为异步设置读取，以使读页的功能。的其它位

在突发配置寄存器，仅在该突发读模式中使用。比特B13 - 的B11

爆配置寄存器确定时钟延迟连拍模式。潜伏期可

设置为两个，三个，四个，五个或六个周期。时钟延迟与输入时钟频率表

上显示

第21页。

在“突发读取波形”上所示

第33页

说明了一个时钟延迟

四;该数据是从设备4个时钟周期后输出的第一个有效时钟沿后续

荷兰国际集团的高到低AVD边缘。配置寄存器的B10位决定的极性

该WAIT信号。突发配置寄存器的B9位确定的时钟数

该数据将于有效（见

图10-1 ）。

在保存数据的2个时钟周期读取波形

示出上

第33页。

时钟延迟并不受B9位的值。的B8位

突发配置寄存器确定何时WAIT信号将被置位。当同步

异步的突发读取启用，线性突发序列是通过将B7位。位B6

选择是否将脉冲串的开始和该数据输出将是相对于下降沿或利培

荷兰国际集团的时钟的边缘。比特B2 - 突发配置寄存器B0确定是否

连续或固定长度突发将被用来还确定是否四，八或六

十几岁的字长可以为固定长度的方式被使用。当四，八或十六个字

突发长度被选择时，位B3可用于选择脉冲串是否访问内保鲜

突发长度的边界，还是它们交叉字长边界进行线性访问

（见

第22页的“顺序和突发长度表”）。

在突发配置中的所有其他位

寄存器应编程为显示在

第21页。

默认状态（上电后或

复位脉冲串的配置寄存器中的）也示于

第21页。

6.3

异步读

有两种类型的异步的读取 - AVD脉冲和标准异步读取。

该AVD脉冲式读取设备的操作是通过CE ， OE和AVD输入控制。在输出

看跌期权被置于高阻抗状态，每当CE或OE为高电平。这种双行控制

给出了防止总线争用设计的灵活性。在该地址处的位置定义的数据

由A0 - A22以及由AVD信号捕获时， CE及OE为低将被读取。地址

位置传递到时候CE和AVD低的设备;的地址被锁存的低到

高转换AVD的。在OE和CE引脚为低电平输入电平使数据被赶出

AT52SC1283J / 1284J [初步]

3530B–STKD–2/4/05

AT52SC1283J / 1284J [初步]

该设备。访问时间是从稳定的写入测量， AVD或下降沿的下降沿

边缘的CE ，最后为准。在AVD脉冲式读出，在CLK信号可以是静态的

高或低的静态。对于标准的异步读取时， AVD和CLK信号应连接到

GND 。异步读取图表显示在

第30页。

6.4

页面读取

该装置的读页操作由CE， OE和AVD输入控制。 CLK输入

读页操作过程中被忽略，并且应该连接到GND 。页大小是4字。

在一个页面上阅读时， AVD信号变为低电平后变为高电平，转换和低

维持低位，或可连接至GND 。如果出现前高后低过渡的AVD信号，如图

在页读周期波形1 ，页面地址由的由低到高的转变锁存

AVD信号。但是，如果以后高至低跳变或者AVD的AVD信号仍然很低

信号被连接到GND ，如图页读周期波形2 ，那么该网页的地址（ A22 -

A2），一个读页操作期间不能改变。页面读取的第一个字的访问是

相同的异步读取。第一个字读在70纳秒的同步速度。

一旦第一个字被读出，切换A0和A1将导致随后的页中读取

是在20纳秒的速度输出。如果AVD和CLK引脚都连接到GND ，设备

会像一个标准的异步闪存。读页的图显示在

第23页。

6.5

同步读取

同步读取被用来实现更快的数据速率是可能的，在asynchro-

理性/页读模式。该装置可以用于连续或固定长度的突发配置

访问。该装置的脉冲串读操作由CE， OE ， CLK和AVD输入控制。

初始读取的位置被确定为用于AVD脉冲异步读取操作;它可以

在该设备中的任何存储单元。在突发访问时，地址被锁存的上升

当AVD是低的第一个时钟脉冲的边沿或AVD信号的上升沿，取

先发生。 CLK输入信号控制数据从设备流向一个脉冲串操作。

后的时钟等待时间周期，在下一个猝发地址位置的数据被读出为每个后续

将时钟周期。

图6-1 。

单词边界

文字D4 - D7

D6 D7

字D8 - D11

字D12 - D15

字D0 - D3

D0 D1

D3 D4

D8 D9 D10 D11 D12 D13 D14 D15

16字边界

6.6

连续突发读取

在一个连续的脉冲串读出的，任何数量的地址，可以从存储器中读取。当

在该线性操作突发读取模式（B7 = 1）与脉冲串环绕位（B3 = 1）置位，该设备

当脉冲序列跨越第一个16字的边界，在可能会产生一输出延迟

内存（请参阅

图6-1 ）。

如果起始地址为D0 - D12，没有延迟。如果起始

地址是D13 - D15 ，输出延迟等于初始时钟等待时间发生。延迟

3530B–STKD–2/4/05