特点
单2.7V - 3.6V电源
串行外设接口（SPI ）兼容
- 支持SPI模式0和3
70 MHz的最高工作频率
- 时钟到输出（T
V
的） 6 ns最大
灵活，优化的擦除架构代码+数据存储应用
- 统一4KB的块擦除
- 统一的32 KB的块擦除
- 整片擦除
保护部门通过WP引脚硬件控制锁
128字节的可编程OTP安全注册
灵活的编程
- 字节/页编程（ 1到256字节）
快速编程和擦除时间
- 2.5毫秒的典型页编程（ 256字节）的时间
- 100毫秒典型4KB的块擦除时间
- 500毫秒典型的32字节块擦除时间
自动检查和擦除/编程故障报告
JEDEC标准制造商和设备ID阅读方法
低功耗
- 6毫安读操作工作电流（典型值在20兆赫）
- 5 μA深度掉电电流（典型值）
耐力：100,000编程/擦除周期
数据保存时间：20年
符合工业温度范围内
行业标准的绿色（无铅/无卤化物/ RoHS标准）封装选择
- 8引脚SOIC （ 150密耳宽）
- 8-垫超薄DFN （2 ×3× 0.6毫米）
512-Kilobit
2.7-volt
最低
SPI串行闪存
内存
AT25F512B
初步
1.描述
该AT25F512B是在宽的设计使用一个串行接口的闪存设备
各种大批量消费类应用程序中，程序代码是shad-
从闪存到欠执行嵌入式或外部RAM 。灵活
删除AT25F512B的架构，其擦除粒度小至4千字节，
使得它非常适合用于数据存储为好，省去了额外的数据存储
EEPROM器件。
该AT25F512B的擦除块的大小进行了优化，以满足需求
今天的代码和数据存储应用。通过优化的擦除块的大小，
存储空间可以被更有效地使用。由于某些代码模块
和数据存储段必须在自己的擦除区域位于由自己的
浪费和发生的大扇形和大块未使用的存储空间
擦除闪存设备可以大大减小。这增加的内存空间
效率允许添加额外的代码例程和数据存储段
同时仍保持相同的总体器件密度。
该器件还包含一个专门的OTP （一次性可编程）安全稳压
存器可用于为目的，例如唯一的设备序列，系统级
电子序列号（ ESN ）的存储，锁定密钥存储等
专为3伏系统中使用时， AT25F512B支持读，亲
克，和擦除操作与2.7V至3.6V的电源电压范围。没有单独的
电压所需的编程和擦除。
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2.引脚说明和引脚
表2-1 。
符号
引脚说明
名称和功能
片选：
断言CS引脚选择设备。当CS引脚置为无效时，
设备都将被取消，通常被置于待机模式（而不是深度掉电
模式） ，和SO引脚将处于高阻抗状态。当设备被取消，
数据不会在SI引脚接受。
在CS引脚从高电平到低电平的转换才能启动的操作，以及低到高
结束的动作过渡是必需的。当结束一个内部自定时操作
诸如程序或擦除周期，该设备将不会进入待机模式，直到
操作完成。
串行时钟：
该引脚用于提供一个时钟的装置和用于控制所述
流数据和从该装置的。目前SI引脚上的命令，地址和数据输入
总是锁定在SCK的上升沿，而在SO引脚输出数据始终
同步输出SCK的下降沿。
串行输入：
SI引脚被用于将数据转移到器件中。 SI引脚用于所有数据
包括输入命令和地址序列。 SI引脚上的数据总是锁定在
SCK的上升沿。
只要设备存在取消SI引脚上的数据将被忽略（ CS是
无效） 。
串行输出：
SO引脚用来转移数据从设备。在SO引脚上的数据
总是同步输出SCK的下降沿。
SO引脚会在每次取消选择器件的高阻抗状态（ CS是
无效） 。
写保护：
在WP引脚控制设备的硬件锁定功能。请
请参阅
“保护命令和功能”第11页
为保护更多详细信息
功能和WP引脚。
WP引脚在内部上拉，高，可能会悬空，如果硬件控制保护
将不被使用。但是，我们建议在WP引脚也可以从外部连接
到V
CC
只要有可能。
HOLD ：
HOLD引脚用于暂时没有暂停串行通信
取消或重置设备。而HOLD引脚置位，转换的SCK
引脚和数据通过SI引脚将被忽略，而SO引脚将处于高阻抗状态。
断言
状态
TYPE
CS
低
输入
SCK
-
输入
SI
-
输入
SO
-
产量
WP
低
输入
HOLD
CS引脚必须被拉高， SCK引脚必须处于低状态，以便
一个保持状态开始。一个保持状态只能暂停串行通信
不会对内部自定时操作的效果，例如节目或
擦除周期。请参阅
第24页的“保留”
关于举办更多的详细信息
操作。
HOLD引脚内部上拉，高，可能会悬空，如果保持功能将不
使用。然而，我们建议将HOLD销也可以从外部连接到V
CC
只要有可能。
低
输入
V
CC
器件电源：
在V
CC
销是用来提供电源电压的装置。
在无效的V操作
CC
电压可能产生虚假的结果，不应该
企图。
地面：
用于电源的接地参考。接地应连接到所述
系统地。
-
动力
GND
-
动力
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AT25F512B [初步]
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4.内存阵列
提供了最大的灵活性， AT25F512B的存储器阵列可以在三个被删除
粒度级别，包括完整的芯片擦除。该擦除块的大小为优化
代码和数据存储应用，同时允许代码和数据段，以驻留在其自己的
擦除的区域。内存架构图显示了每个擦除级别的细分。
图4-1 。
内存架构图
4
AT25F512B [初步]
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AT25F512B [初步]
5.设备操作
该AT25F512B由一组指令被从主机控制器发送的，COM的控制
monly简称SPI主控。 SPI主控制器与AT25F512B通过通信
SPI总线它由四根信号线：片选（CS ） ，串行时钟（SCK ），串行
输入（ SI ）和串行输出（ SO ） 。
SPI协议共有四种操作模式（模式0，1 ，2或3）的定义与每个模式
就不同的SCK极性和相位，以及如何极性和相位控制
SPI总线上的数据流量。该AT25F512B支持两种最常见的模式， SPI模式
0和3的SPI模式0和3之间的唯一区别是SCK信号时的极性
在非活动状态（当SPI主处于待机模式，而不是传输任何数据） 。
用SPI模式0和3 ，数据总是在SCK信号和总输出的上升沿
在SCK的下降沿。
图5-1 。
CS
SPI模式0和3
SCK
SI
最高位
最低位
SO
最高位
最低位
6.指令和寻址
有效的指令或操作必须首先断言CS引脚启动。在CS
脚已经断言，主控制器必须再时钟出有效的8位的SPI操作码
总线。下面的操作码，指令有关的信息，如地址和数据字节
然后将主机控制器可以同步输出。所有的指令，地址和数据字节是反式
ferred最-显著位（ MSB）开始。操作是通过拉高CS引脚结束。
不支持的AT25F512B操作码将被设备忽略和没有操作将是
开始。该设备将继续忽略任何从SI引脚，直到开始数据
接下来的操作（ CS引脚被拉高，然后重新生效） 。此外，如果CS引脚被拉高
完整的操作码和地址的信息被发送到设备之前牢固插入，则没有任何操作
将被执行，并且该设备将简单地返回到空闲状态，等待下一个
操作。
寻址的装置的需要共3个字节的信息要发送，较
地址位A23- A0 。由于AT25F512B存储器阵列的上地址限制为
00FFFFh ，地址位A23- A16是被忽略的设备。
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