【特点EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 52】,IC型号AT17LV010A-10JI,AT17LV010A-10JI PDF资料,AT17LV010A-10JI经销商,ic,电子元器件-51电子网

特点

EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1 ，

2097152 X 1和4194304 ×1位的串行存储器用来存储配置

节目的现场可编程门阵列（FPGA ）

同时支持3.3V和5.0V工作电压的应用

在系统可编程（ ISP ），通过两线总线

简单的界面， SRAM的FPGA

兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX

， APEX

设备，朗讯ORCA

赛灵思XC3000

， XC4000

， XC5200

，斯巴达

，的Virtex

FPGA的

级联读回以支持额外配置或者高密度阵列

非常低功耗CMOS EEPROM工艺

可编程复位极性

提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容

包）， 8引脚PDIP ， 8引脚SOIC ， 20引脚PLCC ， 20引脚SOIC ， 44引脚PLCC和

44引脚TQFP封装

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

高可靠性

- 耐力：100,000写周期

- 数据保存： 90年的工业零部件（ 85 ° C）和190年的

商用部分（ 70° C）

FPGA

CON组fi guration

EEPROM

内存

AT17LV65

AT17LV128

AT17LV256

AT17LV512

AT17LV010

AT17LV002

AT17LV040

3.3V和5V

系统支持

描述

该AT17LV系列FPGA配置的EEPROM （配置器）提供了一种易于

易用，高性价比的配置存储器的现场可编程门阵列。该

AT17LV系列器件采用8引脚一圈， 8引脚PDIP ， 8引脚SOIC ，20

引脚PLCC ， 20引脚SOIC ， 44引脚PLCC和44引脚TQFP封装，见表1。

AT17LV系列配置器使用一个简单的串行接入程序配置一个

以上的FPGA器件。用户可以通过亲选择复位功能的极性

编程4个字节的EEPROM 。这些器件还支持写保护

在它的编程模式的机制。

该AT17LV系列配置器可与工业标准编程编程

聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1中。

AT17LV系列套餐

AT17LV65/

AT17LV128/

AT17LV256

是的

(2)

–

AT17LV512/

AT17LV010

是的

采用8引脚LAP

(1)

是的

(2)

–

包

8引脚LAP

8引脚PDIP

8引脚SOIC

20引脚PLCC

20引脚SOIC

44引脚PLCC

44引脚TQFP

注意事项：

AT17LV002

是的

–

采用8引脚LAP

(1)

是的

(2)

是的

AT17LV040

(3)

–

(3)

–

是的

1. 8引脚封装LAP具有相同的占位面积为8引脚SOIC封装。由于一个8

引脚SOIC封装不适用于AT17LV512 / 010 / 002设备，它是possi-

竹叶提取使用的8引脚封装LAP代替。

2.引出线为AT17LV65 / 128/ 256个设备并不是引脚对引脚的兼容

AT17LV512 / 010 / 002设备。

3.参考AT17Fxxx数据表，可在爱特梅尔网站。

牧师2321E - CNFG - 6月3日

引脚配置

8引脚LAP

数据

CLK

(1)

（ WP ） RESET / OE

VCC

SER_EN

CEO （ A2 ）

GND

8引脚SOIC

数据

CLK

(1)

（ WP ） RESET / OE

VCC

SER_EN

CEO （ A2 ）

GND

8引脚PDIP

数据

CLK

(1)

（ WP ） RESET / OE

VCC

SER_EN

CEO （ A2 ）

GND

20引脚PLCC

数据

VCC

GND

CLK

(WP1

(2)

） NC

（ WP

(1)

）RESET / OE

(WP2

(2)

） NC

SER_EN

NC （ READY

(2)

)

CEO （ A2 ）

注意事项：

1.此引脚仅适用于AT17LV65 / 128/ 256个设备。

2.该引脚仅适用于AT17LV512 / 010 / 002设备。

AT17LV65/128/256/512/010/002/040

2321E–CNFG–06/03

AT17LV65/128/256/512/010/002/040

20引脚SOIC

(1)

数据

CLK

RESET / OE

GND

注意：

VCC

SER_EN

CEO （ A2 ）

1.本引出线仅适用于AT17LV65 / 128/ 256个设备。

20引脚SOIC

(1)

数据

CLK

RESET / OE

注意：

VCC

SER_EN

首席执行官

GND

1.本引出线仅适用于AT17LV512 / 010 / 002设备。

2321E–CNFG–06/03

44 PLCC

CLK

数据

VCC

SER_EN

CLK

数据

VCC

SER_EN

RESET / OE

GND

CEO/A2

(WP1

(1)

)

准备

44 TQFP

(1)

（ WP1 ）

准备

注意：

1.此引脚仅适用于AT17LV002设备。

AT17LV65/128/256/512/010/002/040

2321E–CNFG–06/03

RESET / OE

GND

CEO(A2)

AT17LV65/128/256/512/010/002/040

框图

SER_EN

WP1

(2)

WP2

(2)

电源

RESET

准备

(2)

(1)

注意事项：

1.此引脚仅适用于AT17LV65 / 128/ 256个设备。

2.该引脚仅适用于AT17LV512 / 010 / 002设备。

设备描述

该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口

直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制

整个配置过程和检索配置EEPROM数据，而不

需要外部智能控制器。

配置EEPROM RESET / OE和CE引脚控制的三态缓冲器

数据输出引脚，使地址计数器。当RESET / OE为高时，

配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官

销还控制AT17LV系列配置器的输出。如果CE是后举行高

在RESET / OE复位脉冲，计数器被禁止，数据输出引脚三 -

说。当OE随后被驱动为低电平，计数器和数据输出引脚是

启用。当RESET / OE再次变高时，地址计数器复位，

数据输出引脚为三态，无论CE的状态。

当配置赶出所有的数据和CEO为低电平时，器件

三态DATA引脚，以避免争用其他配置器。上电时，该

地址计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET和低

OE高，本文将介绍RESET / OE 。

2321E–CNFG–06/03

特点

串行EEPROM系列配置的Altera FLEX

10K设备

简单的，易于使用的4针接口

可编程的1M位串行存储器用来存储配置程序

对于可编程门阵列

级联，以支持额外配置或未来的高密度阵列

低功耗CMOS EEPROM工艺

可编程复位极性

可以在节省空间的表面贴装PLCC封装

在系统通过2线总线可编程

的24CXX系列的EPROM仿真

可在3.3V

10％的LV和5V

5 ％C版本

描述

该AT17C512 / 010A和AT17LV512 / 010A （ AT17A系列） FPGA配置

的EEPROM （配置程序）提供并易于使用，具有成本效益的构

存储器进行编程的Altera FLEX现场可编程门阵列，FPGA （该

“设备” ）。该AT17A系列封装在流行的20引脚PLCC封装。该

AT17A系列系列采用一个简单的串行访问过程来配置一个或多个

FPGA器件。该AT17A系列组织提供足够的内存配置

的一个或多个较小的FPGA。使用AT17A系列的特色，用户

可以通过编程的EEPROM字节选择复位功能的极性。该

AT17C / LV512 / 010A份产生其自己的内部时钟，并且可以被用来作为一个系

统的“主人”为加载FPGA器件。

爱特梅尔器件还支持系统友好的READY引脚和写保护

机制。 READY（就绪）引脚用于简化系统上电的考虑。该

WP1引脚用于在系统内编程，以保护设备内存的一部分。

该AT17A系列可与工业标准的程序员编程。

FPGA系列

CON组fi guration

回忆

AT17C512A

AT17LV512A

AT17C010A

AT17LV010A

销刀豆网络gurations

20引脚PLCC

数据

VCC

NCS

GND

nCASC

DCLK

WP1

RESET / OE

SER_EN

准备

修订版0974A -04 / 98

框图

SER_EN

程序设计

模式逻辑

程序设计

数据移位

OSC

控制

ROW

地址

计数器

OSC

24/32

ROW

解码器

EEPROM

CELL

矩阵

24/32

位

计数器

COLUMN

解码器

DCLK

NCS

nCASC

数据

设备CON组fi guration

配置的EEPROM - NCS ， OE控制信号，

随着FPGA器件控制和DCLK接口直接

信号。所有的FPGA器件可以控制整个的配置

化过程和检索配置数据

EEPROM ，而不需要外部的智能控制 -

LER 。

配置EEPROM器件的OE和NCS销

控制上的数据输出引脚的三态缓冲器和

使地址计数器和振荡器。当OE

驱动为低电平，配置EEPROM器件复位

地址计数器和三态其数据引脚。 NCS的销

控制AT17A系列的输出。如果NCS保持高电平

在OE复位脉冲后，计数器被禁用，

数据输出引脚为三态。当NCS是驱动为低电平时，

计数器和数据输出引脚被启用。当OE

再次变低时，地址计数器复位，

数据输出引脚为三态，无论状态

NCS 。

当配置赶出所有的数据和

nCASC被驱动为低电平时，器件三态DATA引脚为

避免争用其他配置器。上电时，

地址计数器会自动复位。

FPGA器件配置

FPGA器件可以与AT17A系列被配置

EEPROM 。该AT17A系列设备存储的配置

在EEPROM阵列的数据和时钟的数据串行移出

其内部振荡器。在OE ， NCS和DCLK引脚

提供控制信号，用于地址计数器和所述

输出三态缓冲器。该AT17A系列设备发送

配置数据的串行比特流的DATA引脚，其中

连接到FPGA器件上的DATA0输入引脚。

当为一个FPGA器件超出配置数据

单AT17A系列设备的能力，多AT17A

系列设备可串行连接在一起。当多

PLE AT17A系列设备是必需的，在nCASC和

NCS引脚提供AT17A系列之间的握手

设备。

一个AT17A系列设备链中的地位阻止 -

地雷其操作。第一AT17A系列设备中

配置器链通电时或与NCS低和复位

配置为FPGA器件的协议。这AT17A

系列器件提供所有的时钟脉冲的一个或多个

FPGA器件和任何下游AT17A系列很好地协同

荷兰国际集团的配置。第一AT17A系列器件还亲

志愿组织数据的第一数据流的FPGA器件中

AT17C/LV/512A/010A

AT17C/LV/512A/010A

多设备的配置。一旦第一AT17A系列

设备完成发送配置数据，它驱动了

nCASC引脚为低电平，从而驱动第二的NCS销

AT17A系列器件的低。这将激活第二AT17A

系列装置的配置数据发送到FPGA

装置。

第一AT17A系列器件时钟的所有后续AT17A

系列设备，直到配置完成。一旦所有

配置数据被传送和NCS在第一

AT17A系列器件驱动为高电平通过CONF_DONE上

在FPGA器件中，第一AT17A系列器件时钟16

额外的周期来初始化FPGA器件。然后，

第一AT17A系列器件进入零功耗（空闲）状态。

如果第一AT17A系列设备上的NCS驱动为高电平

所有的配置数据之前传送，或者是NCS

毕竟配置数据transferred-不拉高

位nSTATUS被拉低，表明出现配置错误。

图1 。

FPGA器件配置有两个AT17A系列设备

VCC

1KW

VCC

设备1

送到nCONFIG

DCLK

DATA0

CONF_DONE

MSEL0

MSEL1

的nSTATUS

的nCE

AT17C010A

设备1

DCLK

数据

NCS

nCASC

AT17C010A

设备2

DCLK

数据

NCS

GND

销刀豆网络gurations

引脚数

（ 20引脚PLCC ）

引脚名称

数据

DCLK

PIN TYPE

产量

I / O

描述

串行数据输出。

时钟输出和时钟输入。在DCLK的上升沿递增的内部地址

计数器和呈现数据的下位的数据引脚。的计数器递增

只有当OE输入保持高电平时，网络控制系统的输入保持为低电平，所有的配置数据

没有被传输到目标设备（否则，在FPGA的10K主模式中，

在DCLK引脚驱动低）。

写保护（ 1 ）。使用的编程过程中保护的内存部分。看

编程指南了解详细信息。

输出使能（高电平有效）和复位（低电平有效）。低逻辑电平复位地址

计数器。高逻辑电平实现了数据，并允许地址计数器计数。在

该模式下，如果该引脚为低电平（复位），内部振荡器将变得无效， DCLK

驱动低。

片选输入端（低电平有效）。低输入允许DCLK递增地址

计数器，使数据来驱动的。如果AT17A系列复位与NCS低，

设备初始化为菊花链中的第一个设备。如果AT17A系列与复位

NCS高，该装置初始化为下一AT17A系列装置中的链

A 0.2

去耦电容应放置在V之间

和GND引脚。

级联选择输出（低电平有效）。该输出变低时，地址计数器

已达到其最大值。在菊花链的AT17A系列设备，所述

一个设备的nCASC销通常被连接到下一个设备的网络控制系统的输入管脚

在链中，这允许DCLK到时钟数据从下一AT17A系列设备中

链条。

设备的选择输入， A2 。这用于在启用（或选择）的设备

编程时SER_EN为低（见编程指南了解更多详情）

集电极开路复位状态指示灯。在上电期间复位低电平，当发布

电完成。（如果使用推荐该引脚上一个4.7KΩ上拉）。

串行使能FPGA在加载操作通常较高。把SER_EN

低，使编程的两线串行接口模式。

电源引脚。

WP1

RESET / OE

输入

NCS

输入

GND

nCASC

地

产量

准备

SER_EN

输入

产量

输入

动力

绝对最大额定值*

工作温度.................................. -55 ° C至+ 125°C

存储温度..................................... -65 ° C至+ 150°C

任何引脚电压

相对于地面.............................- 0.1V至V

+ 0.5V

电源电压（V

） .........................................- 0.5V至+ 7.0V

最大焊接温度。（ 10秒@ 1/16 ） .................. 260℃

ESD （R

ZAP

= 1.5K ，C

ZAP

= 100 pF的） ................................ 2000V

*注意：

强调超越上述绝对马克西上市

妈妈额定值可能会造成永久性损坏

装置。这些仅仅是极限参数和功能

该设备在这些或任何其他条件的操作

超越那些在工作条件列出系统蒸发散

是不是暗示。暴露在绝对最大额定

英格斯条件对于延长的时间段可

影响器件的可靠性。

AT17C/LV/512A/010A

AT17C/LV/512A/010A

工作条件

AT17CXXXA

符号

描述

产业

军事

电源电压相对于GND

-0 ° C至+ 70°C

电源电压相对于GND

-40 ° C至+ 85°C

电源电压相对于GND

-55 ° C至+ 125°C

民

4.75

4.5

最大

5.25

5.5

AT17LVXXXA

民

3.0

最大

3.6

单位

特点

EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1和

2097152 ×1位的串行存储器用来存储配置方案

Altera公司

FLEX

与APEX

的FPGA （设备选型指南包括）

可作为一个3.3V （ ±10％）和5.0V （±5％的商业， ± 10％，工业级）版

在系统可编程（ ISP ）通过2线总线

简单的界面， SRAM的FPGA

兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX ， APEX

设备， ORCA

的FPGA ，赛灵思

XC3000 ， XC4000 ， XC5200 ，斯巴达

，的Virtex

FPGA中，

摩托罗拉MPA1000的FPGA

级联读回以支持额外配置或者高密度阵列

非常低功耗CMOS EEPROM工艺

可编程复位极性

提供8引脚PDIP ， 20引脚PLCC和32引脚的TQFP封装（引脚兼容

整个产品系列）

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

高可靠性

- 耐力：100,000写周期

- 数据保存： 90年的工业零部件（ 85 ° C）和190年的

商用部分（ 70° C）

绿色（无铅/无卤化物/ RoHS标准）可封装选项

FPGA

CON组fi guration

EEPROM

内存

AT17LV65A

AT17LV128A

AT17LV256A

AT17LV512A

AT17LV010A

AT17LV002A

3.3V和5V

系统支持

1.描述

该AT17A系列FPGA配置的EEPROM （配置器）提供一个易于

易用，高性价比的配置存储器的现场可编程门阵列。该

AT17A系列器件采用8引脚PDIP

(1)

， 20引脚PLCC和32引脚

TQFP ，看

表1-1 。

该AT17A系列配置使用一个简单的串行连接亲

cedure配置一个或多个FPGA器件。用户可以选择的极性

通过编程4 EEPROM bytes.These器件复位功能还支持

在它的编程模式写保护机制。

注意：

1. 8引脚LAP ， PDIP和SOIC封装的AT17LV65A / 128A / 256A不

有一个标签。然而， 8引脚封装的引脚与8引脚兼容

包的Altera的EEPROM，单指AT17LV65 / 128 /五百一十二分之二百五十六/ 010 / 002 / 040

数据表可从爱特梅尔网站获取更多信息。

该AT17A系列配置器可与工业标准编程编程

聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1-1 。

AT17A系列套餐

AT17LV65A/

AT17LV128A/

AT17LV256A

是的

–

包

8-lead

PDIP

20-lead

PLCC

32-lead

TQFP

AT17LV512A

是的

–

AT17LV010A

是的

AT17LV002A

–

是的

2322G–CNFG–03/06

2.引脚配置

图2-1 。

8引脚PDIP

数据

DCLK

(1)

（ WP ） RESET / OE

NCS

VCC

SER_EN

（A2）的nCASC

(4)

GND

图2-2 。

20引脚PLCC

数据

VCC

NCS

GND

（A2）的nCASC

(4)

DCLK

(2)

WP1

(1)

（ WP ） RESET / OE

SER_EN

（ READY

(2)

)

图2-3 。

32引脚TQFP

数据

VCC

DCLK

(3)

（ WP1 ） NC

RESET / OE

SER_EN

准备

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3.此引脚仅适用于AT17LV010A / 002A设备。

4. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

NCS

GND

（A2）的nCASC

AT17LV65A/128A/256A/512A/002A

图2-4 。

框图

SER_EN

WP1

(2)

振荡器

CONTROLL

振荡器

(3)

电源

RESET

DCLK

准备

(2)

RESET / OE

(1)

（ WP ）

NCS

nCASC

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3. nCASC功能不可用的AT17LV65A设备上。

2322G–CNFG–03/06

3.设备描述

该配置EEPROM的控制信号（ NCS ， RESET / OE和DCLK ）接口

直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置

化处理和检索配置EEPROM数据而不需要外部

控制器。

配置EEPROM的RESET / OE和NCS引脚控制的三态缓冲器的数据

输出引脚，使地址计数器和振荡器。当RESET / OE是低电平，

配置EEPROM重置其地址计数器和三态其DATA引脚。 NCS的销

还控制AT17A系列配置器的输出。如果NCS是后举行高

RESET / OE脉冲时，计数器被禁止，数据输出引脚为三态。当NCS是

从动随后低时，计数器和数据输出引脚被启用。当RESET / OE

再次变低时，地址计数器复位和数据输出引脚为三态，顾及─

少了NCS的状态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件三

声明DATA引脚，以避免争用其他配置器。在上电时，地址

计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET低和OE高，

本文将描述RESET / OE 。

4.引脚说明

AT17LV65A/

AT17LV128A/

AT17LV256A

名字

数据

DCLK

WP1

I / O

PLCC

–

准备

SER_EN

注意：

–

PDIP

–

AT17LV512A/

AT17LV010A

PLCC

TQFP

AT17LV002A

PLCC

TQFP

复位/

NCS

GND

nCASC

1. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

AT17LV65A/128A/256A/512A/002A

4.1

数据

三态数据输出的配置。集电极开路双向引脚进行编程。

4.2

DCLK

时钟输出和时钟输入。在DCLK的上升沿递增内部地址计数器

呈现数据的下位的数据引脚。该计数器仅当RESET / OE

输入保持高时，网络控制系统的输入保持为低电平，所有的配置数据并没有被转移

到目标设备（否则，作为主设备，在DCLK引脚驱动低）。

4.3

WP1

写保护（ 1 ）。该引脚用于编程过程中保护内存部分，和

这是由于内部上拉下拉电阻默认情况下禁用。这种输入管脚的FPGA中，不使用

装车作业。该引脚仅适用于AT17LV512A / 010A / 002A的设备。

4.4

RESET / OE

输出使能（高电平有效）和复位（低电平有效），当SER_EN为高。低逻辑电平

复位地址计数器。高逻辑电平（与NCS低）实现了数据，并允许

地址计数器计数。在该模式下，如果该引脚为低电平（复位），内部振荡器的变

不活跃和DCLK驱动低。该输入的逻辑极性是可编程的，并且必须是亲

编程高电平有效的用户编程的Altera期间（RESET低电平有效）

应用程序。

4.5

写保护（WP ）输入（ NCS时为低）编程只（ SER_EN低）时。当

WP为低，整个存储器可被写入。当WP启用（高），最低块

存储器不能被写入。该引脚仅适用于AT17LV65A / 128A / 256A的设备。

4.6

NCS

片选输入端（低电平有效）。低输入（与OE高）允许DCLK递增

地址计数器，使数据来驱动的。如果AT17A系列复位与NCS低时，

设备初始化的第一个（主）设备以菊花链。如果AT17A系列复位

与NCS高，设备初始化为链中的后续AT17A系列设备。

4.7

GND

接地引脚。 A 0.2 μF V的去耦电容

并建议GND 。

4.8

nCASC

选择级联输出（低电平有效）。该输出变低时，地址计数器具有

达到其最大值。在菊花链的AT17A系列设备，其中一个nCASC销

设备通常被连接到下一个器件的链中的NCS输入引脚，其允许

DCLK从随后的AT17A系列器件在主配置为时钟数据

链。此功能不可用AT17LV65A设备上。

4.9

设备的选择输入， A2 。这是用于使能（或选择），在编程期间，该装置

（即，当SER_EN是低）。 A2有一个内部下拉电阻。

2322G–CNFG–03/06