特点

EE可编程1,048,576 ×1位的串行存储器用来存储配置

节目的现场可编程门阵列（FPGA ）

非常低功耗CMOS EEPROM工艺

在系统可编程（ ISP ），通过两线总线

简单的界面， SRAM的FPGA

兼容设备AT40K

级联读回以支持额外配置或者高密度阵列

可编程复位极性

低功耗待机模式

高可靠性

- 耐力： 5,10

(4)

读周期

数据保存： 10年

无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值

2

经测试可达总剂量为20 krads （SI ），符合MIL STD 883方法1019

经营范围： 3.0V至3.6V ， -55 ° C至+ 125°C

可在400密耳宽28针DIL扁平封装

太空FPGA

CON组fi guration

EEPROM

AT17LV010-

10DP

ADVANCE

信息

描述

该AT17LV010-10DP是FPGA配置EEPROM提供了一个易于使用的，

高性价比的配置存储器的现场可编程门阵列。它是封装

年龄在28引脚400密耳宽FP包。配置采用的是简单的serial-

访问过程来配置一个或多个FPGA器件。用户可以选择

复位功能通过编程4个字节的EEPROM极性。该设备还

支持在其编程模式的写保护机制。

牧师4265B - AERO - 6月4日

1

引脚配置

图1 。

28引脚扁平封装

RESET / OE

NC

WP2

CE

GND

NC

NC

NC

NC

NC

CE0

NC

NC

准备

1

2

3

4

5

6

7

8

9

10

28

27

26

25

24

23

22

21

20

19

18

17

16

15

NC

NC

WP1

CLK

数据

NC

NC

NC

NC

VCC

NC

SER_EN

NC

NC

2

A717LV010-10DP

4265B–AERO–06/04

A717LV010-10DP

框图

SER_EN

WP1

WP2

电源

RESET

准备

设备描述

该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口

直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制

整个配置过程和检索配置EEPROM数据，而不

需要外部智能控制器。

配置EEPROM RESET / OE和CE引脚控制的三态缓冲器

数据输出引脚，使地址计数器。当RESET / OE为高时，

配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官

销还控制AT17LV010-10DP配置器的输出。如果CE保持高

在RESET / OE复位脉冲后，计数器被禁止，数据输出引脚为三

说。当OE随后被驱动为低电平，计数器和数据输出引脚是

启用。当RESET / OE再次变高时，地址计数器复位，

数据输出引脚为三态，无论CE的状态。

当配置赶出所有的数据和CEO为低电平时，器件

三态DATA引脚，以避免争用其他配置器。上电时，该

地址计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET和低

OE高，本文将介绍RESET / OE 。

3

4265B–AERO–06/04

引脚说明

数据

CLK

WP1

三态数据输出的配置。集电极开路双向引脚

编程。

时钟输入。用于增加用于读取内部地址和比特计数器和

编程。

写保护（ 1 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低

在复位电平/ OE同时重置地址和位计数器。较高水平（与CE

低），使得数据的输出驱动器。该输入的逻辑极性是可编程的

无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程

低电平有效。本文档介绍了引脚RESET / OE 。

写保护（ 2 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增

地址计数器和使能数据输出驱动器。高水平的CE禁用这两个

地址和位计数器和强制器件进入低功耗待机模式。

注意，该引脚会

不

启用/禁用设备的双线串行编程

模式（ SER_EN低） 。

接地引脚。 A 0.2 μF V的去耦电容

CC

并建议GND 。

芯片使能输出（低电平有效） 。该输出变低时，地址计数器具有

达到其最大值。在AT17LV010-10DP设备的菊花链，首席执行官销

一个设备必须连接到链中的下一个设备的CE输入。它会

留低，只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低;

此后， CEO将保持较高水平，直到整个EEPROM被再次读取。

设备的选择输入， A2 。这是用于使能（或选择）编程期间，该装置

明（即，当SER_EN是低） 。 A2有一个内部下拉电阻。

集电极开路复位状态指示灯。在上电期间复位低电平，当发布

电完成。建议当该引脚使用4.7 kΩ的上拉电阻

被使用。

串行能必须在FPGA装车作业举办高。把SER_EN

低使两线串行编程模式。对于非ISP应用，

SER_EN应该连接到V

CC

.

3.3V (±0.3V).

RESET / OE

WP2

CE

GND

首席执行官

A2

准备

SER_EN

V

CC

4

A717LV010-10DP

4265B–AERO–06/04

A717LV010-10DP

FPGA串行大师

模式概述

任何基于SRAM的FPGA的I / O和逻辑功能由组态成立

化程序。程序被加载或者上电时自动地，或者在

命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA

自动加载来自外部存储器的配置方案。该AT17LV

串行EEPROM配置已被设计为与主兼容性

串行模式。

本文讨论了爱特梅尔AT40KEL应用。

控制

CON组fi guration

FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-

PLE和不言自明。

在AT17LV010-10DP配置器的数据输出驱动FPGA的DIN

设备。

主FPGA CCLK输出驱动AT17LV010-10DP的CLK输入

配置器。

任何AT17LV010-10DP配置首席执行官输出驱动器的输入端CE

EEPROM中的级联链的下一个配置。

SER_EN必须连接到V

CC

（ ISP期间除外） 。

就绪引脚可作为该设备的重置的集电极开路指示器

状态;它是驱动为低电平，而该设备在上电复位周期和发布

（三态）时，循环结束。

串行级联

CON组fi guration

EEPROM的

对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA

定量的回忆，级联配置器提供了额外的内存。

后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置

声称其CEO输出低，并禁止其数据线驱动器。第二个配置器

认识到它的CE输入低电平，并启用其数据输出。

配置完成后，所有的级联配置器的地址计数器

如果每个配置的RESET / OE是驱动为有效（低）水平复位。

如果地址计数器不被完成时复位，则复位/ OE输入

可将其置于无效（高）级。

复位PAT17LV010-

10DPolarity

编程模式

该AT17LV010-10DP配置器允许用户复位极性编程为

无论是RESET / OE或RESET / OE 。此功能是支持行业标准的亲

语法的算法。

在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以

由两线串行总线进行编程。编程完成在V

CC

供应

只。在芯片内部产生编程超电压。

该AT17LV010-10DP配置器进入低功耗待机模式，只要是CE

置高。在这种模式下， AT17LV010-10DP配置器功耗小于

100 μA的电流，在3.3V 。输出保持在高阻抗状态，而不管

在OE输入的状态。

待机模式

5

4265B–AERO–06/04

特点

EE可编程1,048,576 ×1位的串行存储器用来存储配置

节目的现场可编程门阵列（FPGA ）

非常低功耗CMOS EEPROM工艺

在系统可编程（ ISP ），通过两线总线

简单的界面， SRAM的FPGA

兼容设备AT40K

级联读回以支持额外配置或者高密度阵列

可编程复位极性

低功耗待机模式

高可靠性

- 耐力： 5,10

(4)

读周期

数据保存： 10年

无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值

2

经测试可达总剂量为20 krads （SI ），符合MIL STD 883方法1019

经营范围： 3.0V至3.6V ， -55 ° C至+ 125°C

可在400密耳宽28针DIL扁平封装

太空FPGA

CON组fi guration

EEPROM

AT17LV010-

10DP

ADVANCE

信息

描述

该AT17LV010-10DP是FPGA配置EEPROM提供了一个易于使用的，

高性价比的配置存储器的现场可编程门阵列。它是封装

年龄在28引脚400密耳宽FP包。配置采用的是简单的serial-

访问过程来配置一个或多个FPGA器件。用户可以选择

复位功能通过编程4个字节的EEPROM极性。该设备还

支持在其编程模式的写保护机制。

牧师4265B - AERO - 6月4日

1

引脚配置

图1 。

28引脚扁平封装

RESET / OE

NC

WP2

CE

GND

NC

NC

NC

NC

NC

CE0

NC

NC

准备

1

2

3

4

5

6

7

8

9

10

28

27

26

25

24

23

22

21

20

19

18

17

16

15

NC

NC

WP1

CLK

数据

NC

NC

NC

NC

VCC

NC

SER_EN

NC

NC

2

A717LV010-10DP

4265B–AERO–06/04

A717LV010-10DP

框图

SER_EN

WP1

WP2

电源

RESET

准备

设备描述

该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口

直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制

整个配置过程和检索配置EEPROM数据，而不

需要外部智能控制器。

配置EEPROM RESET / OE和CE引脚控制的三态缓冲器

数据输出引脚，使地址计数器。当RESET / OE为高时，

配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官

销还控制AT17LV010-10DP配置器的输出。如果CE保持高

在RESET / OE复位脉冲后，计数器被禁止，数据输出引脚为三

说。当OE随后被驱动为低电平，计数器和数据输出引脚是

启用。当RESET / OE再次变高时，地址计数器复位，

数据输出引脚为三态，无论CE的状态。

当配置赶出所有的数据和CEO为低电平时，器件

三态DATA引脚，以避免争用其他配置器。上电时，该

地址计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET和低

OE高，本文将介绍RESET / OE 。

3

4265B–AERO–06/04

引脚说明

数据

CLK

WP1

三态数据输出的配置。集电极开路双向引脚

编程。

时钟输入。用于增加用于读取内部地址和比特计数器和

编程。

写保护（ 1 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低

在复位电平/ OE同时重置地址和位计数器。较高水平（与CE

低），使得数据的输出驱动器。该输入的逻辑极性是可编程的

无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程

低电平有效。本文档介绍了引脚RESET / OE 。

写保护（ 2 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增

地址计数器和使能数据输出驱动器。高水平的CE禁用这两个

地址和位计数器和强制器件进入低功耗待机模式。

注意，该引脚会

不

启用/禁用设备的双线串行编程

模式（ SER_EN低） 。

接地引脚。 A 0.2 μF V的去耦电容

CC

并建议GND 。

芯片使能输出（低电平有效） 。该输出变低时，地址计数器具有

达到其最大值。在AT17LV010-10DP设备的菊花链，首席执行官销

一个设备必须连接到链中的下一个设备的CE输入。它会

留低，只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低;

此后， CEO将保持较高水平，直到整个EEPROM被再次读取。

设备的选择输入， A2 。这是用于使能（或选择）编程期间，该装置

明（即，当SER_EN是低） 。 A2有一个内部下拉电阻。

集电极开路复位状态指示灯。在上电期间复位低电平，当发布

电完成。建议当该引脚使用4.7 kΩ的上拉电阻

被使用。

串行能必须在FPGA装车作业举办高。把SER_EN

低使两线串行编程模式。对于非ISP应用，

SER_EN应该连接到V

CC

.

3.3V (±0.3V).

RESET / OE

WP2

CE

GND

首席执行官

A2

准备

SER_EN

V

CC

4

A717LV010-10DP

4265B–AERO–06/04

A717LV010-10DP

FPGA串行大师

模式概述

任何基于SRAM的FPGA的I / O和逻辑功能由组态成立

化程序。程序被加载或者上电时自动地，或者在

命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA

自动加载来自外部存储器的配置方案。该AT17LV

串行EEPROM配置已被设计为与主兼容性

串行模式。

本文讨论了爱特梅尔AT40KEL应用。

控制

CON组fi guration

FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-

PLE和不言自明。

在AT17LV010-10DP配置器的数据输出驱动FPGA的DIN

设备。

主FPGA CCLK输出驱动AT17LV010-10DP的CLK输入

配置器。

任何AT17LV010-10DP配置首席执行官输出驱动器的输入端CE

EEPROM中的级联链的下一个配置。

SER_EN必须连接到V

CC

（ ISP期间除外） 。

就绪引脚可作为该设备的重置的集电极开路指示器

状态;它是驱动为低电平，而该设备在上电复位周期和发布

（三态）时，循环结束。

串行级联

CON组fi guration

EEPROM的

对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA

定量的回忆，级联配置器提供了额外的内存。

后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置

声称其CEO输出低，并禁止其数据线驱动器。第二个配置器

认识到它的CE输入低电平，并启用其数据输出。

配置完成后，所有的级联配置器的地址计数器

如果每个配置的RESET / OE是驱动为有效（低）水平复位。

如果地址计数器不被完成时复位，则复位/ OE输入

可将其置于无效（高）级。

复位PAT17LV010-

10DPolarity

编程模式

该AT17LV010-10DP配置器允许用户复位极性编程为

无论是RESET / OE或RESET / OE 。此功能是支持行业标准的亲

语法的算法。

在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以

由两线串行总线进行编程。编程完成在V

CC

供应

只。在芯片内部产生编程超电压。

该AT17LV010-10DP配置器进入低功耗待机模式，只要是CE

置高。在这种模式下， AT17LV010-10DP配置器功耗小于

100 μA的电流，在3.3V 。输出保持在高阻抗状态，而不管

在OE输入的状态。

待机模式

5

4265B–AERO–06/04

PS-AT17LV010

修订版A

微型电路，存储器，数字， CMOS ， 1兆

串行EEPROM ，单片硅

调整

A

撰稿

A. GENTIL / JAMES S.

经批准

C. FERRE

日期

02/12/05

PS-AT17LV010

REV A

文档更改通知

更新日期

修订号

修改

表2月15日

PS-AT17LV010

REV A

1

1.1

1.2

1.3

1.4

1.5

1.6

摘要

GENERAL........................................................................................................................ 4

范围.............................................................................................................................................................4

Identification..................................................................................................................................................4

绝对最大ratings..........................................................................................................................4

推荐工作conditions..........................................................................................................4

辐射features.........................................................................................................................................4

操作注意事项...................................................................................................................................4

2

3

3.1

3.1.1

3.1.2

3.1.3

3.1.4

3.2

3.2.1

3.2.2

3.2.3

3.3

3.4

3.4.1

3.4.2

3.5

3.5.1

3.5.2

3.5.3

3.6

3.6.1

3.6.2

适用文件................................................ .......................................... 5

需求............................................................................................................五

设计，构造和物理尺寸。 .................................................. .................................... 5

封装类型。 .................................................................................................................................................5

终奌站connections......................................................................................................................................5

框图。 ................................................................................................................................................5

定时waveforms...........................................................................................................................................5

记号..........................................................................................................................................................5

铅Identification...........................................................................................................................................5

部件Number........................................................................................................................................5

可追溯性Information...................................................................................................................................6

电动characteristics..............................................................................................................................6

老化test....................................................................................................................................................6

电路...............................................................................................................................................6

参数漂移value.....................................................................................................................................6

环境与耐力Tests..........................................................................................................6

电路的工作的LifeTest ..........................................................................................................6

在环境中完成电气测量和耐力测试......................................... 6 ...

条件操作的LifeTest ...................................................................................................................6

总剂量辐照testing.......................................................................................................................6

偏置条件...............................................................................................................................................6

电动Measurements.................................................................................................................................6

4

4.1

4.2

4.3

4.4

4.4.1

4.4.2

4.4.3

4.5

质量保证条款............................................... ............................ 6

晶圆批次验收test.............................................................................................................................6

抽样和检验。 ............................................................................................................................7

Screening.......................................................................................................................................................7

质量一致性检验.................................................................................................................7

A组的检查。 ........................................................................................................................................7

C组检验。 ........................................................................................................................................7

D组的检查。 ........................................................................................................................................7

三角洲measurements.....................................................................................................................................7

5

5.1

包装................................................................................................................... 7

包装要求..............................................................................................................................7

科幻居雷什

图1.案例大纲.............................................................................................................................................................. 10

图2.端子连接。 ............................................................................................................................................... 11

图3座diagram............................................................................................................................................................ 12

图4.时序波形。 .................................................................................................................................................... 13

图5.电气电路，电源老化和寿命测试.................................... .................................................. ...... 14

图6.总剂量辐射的测试电路。 .............................................................................................................. 15

表

表I.电气性能特性。 ........................................................................................................................... 8

表2参数漂移values.................................................................................................................................................... 9

表3月15日

PS-AT17LV010

REV A

1

一般

1.1

范围

本说明书中详细说明了评分，物理和电气特性，测试和检验

名为AT17LV010的1兆位串口EEPROM中的数据。它还定义了具体的要求

空间和军事应用中具有很高的可靠性。

1.2

鉴定

产品型号

AT17LV010-10DP-MQ

AT17LV010-10DP-SV

描述

1兆位

串行EEPROM

1兆位

串行EEPROM

ACCESS

时间

60ns

60ns

例

扁平封装400密耳

28信息

扁平封装400密耳

28信息

应用

军事

应用

空间

应用

1.3

绝对最大额定值

电源电压范围（V

DD

） ................................................ - 0.5V至7V

输出电压范围（V

OUT

） ............................................... -0.1 V直流到V

DD

+ 0.5V DC

功耗（PD ） ............................................. .......... 0,1W

存储温度................................................ .......... -65℃ 150℃

最高结温（T

J

) ................................... 175°C

热阻结到外壳（ θJC ） ： ........................ 9 ° C / W

引线温度（焊接@ 1/16 ， 10秒） ................... 260℃

耐力................................................. ......................... 5万写周期

数据保留................................................ .................... 10年

1.4

推荐工作条件。

电源电压范围（V

DD

） ................................................ 3 V直流至3.6 V直流

工作环境温度（T

A

） ............... -55 ° C至125°C

存储温度................................................ ..........

30℃ ， 2065％ RH，无粉尘，原包装

1.5

辐射功能

经测试可达总剂量（根据MIL STD 883方法1019 ） ：

（剂量率0.1弧度/秒） .......................................... ................ 20 kRads （ Si）的只读模式，当有偏见

........... 60 kRads （ Si）的只读模式，在非偏压

无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值

2

1.6

操作注意事项

这些成分很容易被静电放电损坏。因此，合适的

预防措施应在制造，检验，运输和任何阶段都可以采用保护

处理。

ESD （ Rzap = 1.5 kΩ的， Czap = 100 pF的） ............................... 2000伏（ 3级）

表4月15日

PS-AT17LV010

REV A

2

适用文件

MIL -PRF- 38535 ........................................集成电路，制造，一般规格。

MIL -STD- 883 ............................................测试方法标准为电路。

ASTM标准F1192-95 ........................为单个事件现象的测量标准指南

从半导体器件的重离子辐照

JEDEC标准EIA / JESD78 .................. IC闩锁测试

ATMEL航空航天产品质量流

在该图的文本和本文引用的参考文献中，文本之间的冲突的情况下

此图的优先。

3

需求

3.1

在本文中。

3.1.1

封装类型。

设计，构造和物理尺寸。

设计，施工，物理尺寸应符合规定的MIL -PRF- 38535和

包装应是一个扁平封装400密耳， 28引线（图1） 。的情况下，应密封

密封，并有一陶瓷体。导线应钎焊。

3.1.2

终端连接。

该终端的连接应符合图2中指定。

3.1.3

框图。

框图应按图3上的规定。

3.1.4

时序波形。

时序波形应为在图4中指定。

3.2

记号

每个组件应标明就：

（一）铅鉴定

（ b）成分数量

（三）信息的可追溯性

（四）制造商的设备数量

3.2.1

铅鉴定

索引应设在封装在所定义的位置的顶部

图1 。

3.2.2

部件编号

每个组件都应当承担其应当构成，并标记为组件数量

如下所示：

AT17LV010-10DP-XX

产品标识

速度（ 10 = 100纳秒）

包装（ DP =扁平封装28 ）

水平（ MQ =军事B级 - SV =空间B级）

表5月15日

特点

EE可编程1,048,576 ×1位的串行存储器用来存储配置

节目的现场可编程门阵列（FPGA ）

非常低功耗CMOS EEPROM工艺

在系统可编程（ ISP ），通过两线总线

简单的界面， SRAM的FPGA

兼容设备AT40K

级联读回以支持额外配置或者高密度阵列

可编程复位极性

低功耗待机模式

高可靠性

- 耐力： 5,10

4

读周期

- 数据保存：10年

无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值

2

经测试可达总剂量（根据MIL STD 883方法1019 ）

- 20 krads （ Si）的只读模式时，偏

- 60 krads （ Si）的只读模式时，偏

经营范围： 3.0V至3.6V ， -55 ° C至+ 125°C

可在400密耳宽28针DIL扁平封装

太空FPGA

CON组fi guration

EEPROM

AT17LV010-

10DP

描述

该AT17LV010-10DP是FPGA配置串行EEPROM提供了一个易于

易用，高性价比的配置存储器的现场可编程门阵列。这是

封装在28引脚400密耳宽FP包。配置采用的是简单的serial-

访问过程来配置一个或多个FPGA器件。用户可以选择

复位功能通过编程4个字节的EEPROM极性。该设备还

支持在其编程模式的写保护机制。

牧师4265C - AERO - 5月5日

1

引脚配置

图1 。

28引脚扁平封装

RESET / OE

NC

WP2

CE

GND

NC

NC

NC

NC

NC

CE0(A2)

NC

NC

准备

1

2

3

4

5

6

7

8

9

10

28

27

26

25

24

23

22

21

20

19

18

17

16

15

NC *

NC

WP1

CLK

数据

NC

NC

NC

NC

VCC

NC

SER_EN

NC

NC

注意：

*表示该引脚必须不能使用。

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AT17LV010-10DP

4265C–AERO–05/05

AT17LV010-10DP

框图

设备描述

该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口

直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制

整个配置过程和检索配置EEPROM数据，而不

需要外部智能控制器。

配置EEPROM RESET / OE和CE引脚控制的三态缓冲器

数据输出引脚，使地址计数器。当RESET / OE为高时，

配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官

销还控制AT17LV010-10DP配置器的输出。如果CE保持高

在RESET / OE复位脉冲后，计数器被禁止，数据输出引脚为三

说。当OE随后被驱动为低电平，计数器和数据输出引脚是

启用。当RESET / OE再次变高时，地址计数器复位，

数据输出引脚为三态，无论CE的状态。

当配置赶出所有的数据和CEO为低电平时，器件

三态DATA引脚，以避免争用其他配置器。上电时，该

地址计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET和低

OE高，本文将介绍RESET / OE 。

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4265C–AERO–05/05

引脚说明

数据

CLK

WP1

三态数据输出的配置。集电极开路双向引脚

编程。

时钟输入。用于增加用于读取内部地址和比特计数器和

编程。

写保护（ 1 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低

在复位电平/ OE同时重置地址和位计数器。较高水平（与CE

低），使得数据的输出驱动器。该输入的逻辑极性是可编程的

无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程

低电平有效。本文档介绍了引脚RESET / OE 。

写保护（ 2 ） 。使用的编程过程中保护的内存部分。解散

默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用

FPGA装车作业。

芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增

地址计数器和使能数据输出驱动器。高水平的CE禁用这两个

地址和位计数器和强制器件进入低功耗待机模式。

注意，该引脚会

不

启用/禁用设备的双线串行编程

模式（ SER_EN低） 。

接地引脚。 A 0.2 μF V的去耦电容

CC

并建议GND 。

芯片使能输出（低电平有效） 。该输出变低时，地址计数器具有

达到其最大值。在AT17LV010-10DP设备的菊花链，首席执行官销

一个设备必须连接到链中的下一个设备的CE输入。它会

留低，只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低;

此后， CEO将保持较高水平，直到整个EEPROM被再次读取。

设备的选择输入， A2 。这是用于使能（或选择）编程期间，该装置

明（即，当SER_EN是低） 。 A2有一个内部下拉电阻。

集电极开路复位状态指示灯。在上电期间复位低电平，当发布

电完成。建议当该引脚使用4.7 kΩ的上拉电阻

被使用。

串行能必须在FPGA装车作业举办高。把SER_EN

低使两线串行编程模式。对于非ISP应用，

SER_EN应该连接到V

CC

.

3.3V (±0.3V).

RESET / OE

WP2

CE

GND

首席执行官

A2

准备

SER_EN

V

CC

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AT17LV010-10DP

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AT17LV010-10DP

FPGA串行大师

模式概述

任何基于SRAM的FPGA的I / O和逻辑功能由组态成立

化程序。程序被加载或者上电时自动地，或者在

命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA

自动加载来自外部存储器的配置方案。该AT17LV

串行EEPROM配置已被设计为与主兼容性

串行模式。

本文讨论了爱特梅尔AT40KEL应用。

控制

CON组fi guration

FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-

PLE和不言自明。

在AT17LV010-10DP配置器的数据输出驱动FPGA的DIN

设备。

主FPGA CCLK输出驱动AT17LV010-10DP的CLK输入

配置器。

任何AT17LV010-10DP配置首席执行官输出驱动器的输入端CE

EEPROM中的级联链的下一个配置。

SER_EN必须连接到V

CC

（ ISP期间除外） 。

就绪引脚可作为该设备的重置的集电极开路指示器

状态;它是驱动为低电平，而该设备在上电复位周期和发布

（三态）时，循环结束。

串行级联

CON组fi guration

EEPROM的

对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA

定量的回忆，级联配置器提供了额外的内存。

后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置

声称其CEO输出低，并禁止其数据线驱动器。第二个配置器

认识到它的CE输入低电平，并启用其数据输出。

配置完成后，所有的级联配置器的地址计数器

如果每个配置的RESET / OE是驱动为有效（低）水平复位。

如果地址计数器不被完成时复位，则复位/ OE输入

可将其置于无效（高）级。

AT17LV010-10DP

复位极性

编程模式

该AT17LV010-10DP配置器允许用户复位极性编程为

无论是RESET / OE或RESET / OE 。此功能是支持行业标准的亲

语法的算法。

在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以

由两线串行总线进行编程。编程完成在V

CC

供应

只。在芯片内部产生编程超电压。欲了解更多信息

请参考应用笔记：

http://www.atmel.com/dyn/resources/prod_documents/doc0437.pdf

待机模式

该AT17LV010-10DP配置器进入低功耗待机模式，只要是CE

置高。在这种模式下， AT17LV010-10DP配置器功耗小于

100 μA的电流，在3.3V 。输出保持在高阻抗状态，而不管

在OE输入的状态。

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