【特点EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 52】,IC型号AT17LV002A,AT17LV002A PDF资料,AT17LV002A经销商,ic,电子元器件-51电子网

特点

EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1和

2097152 ×1位的串行存储器用来存储配置方案

Altera公司

FLEX

与APEX

的FPGA （设备选型指南包括）

可作为一个3.3V （ ±10％）和5.0V （±5％的商业， ± 10％，工业级）版

在系统可编程（ ISP ）通过2线总线

简单的界面， SRAM的FPGA

兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX ， APEX

设备， ORCA

的FPGA ，赛灵思

XC3000 ， XC4000 ， XC5200 ，斯巴达

，的Virtex

FPGA中，

摩托罗拉MPA1000的FPGA

级联读回以支持额外配置或者高密度阵列

非常低功耗CMOS EEPROM工艺

可编程复位极性

提供8引脚PDIP ， 20引脚PLCC和32引脚的TQFP封装（引脚兼容

整个产品系列）

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

高可靠性

- 耐力：100,000写周期

- 数据保存： 90年的工业零部件（ 85 ° C）和190年的

商用部分（ 70° C）

绿色（无铅/无卤化物/ RoHS标准）可封装选项

FPGA

CON组fi guration

EEPROM

内存

AT17LV65A

AT17LV128A

AT17LV256A

AT17LV512A

AT17LV010A

AT17LV002A

3.3V和5V

系统支持

1.描述

该AT17A系列FPGA配置的EEPROM （配置器）提供一个易于

易用，高性价比的配置存储器的现场可编程门阵列。该

AT17A系列器件采用8引脚PDIP

(1)

， 20引脚PLCC和32引脚

TQFP ，看

表1-1 。

该AT17A系列配置使用一个简单的串行连接亲

cedure配置一个或多个FPGA器件。用户可以选择的极性

通过编程4 EEPROM bytes.These器件复位功能还支持

在它的编程模式写保护机制。

注意：

1. 8引脚LAP ， PDIP和SOIC封装的AT17LV65A / 128A / 256A不

有一个标签。然而， 8引脚封装的引脚与8引脚兼容

包的Altera的EEPROM，单指AT17LV65 / 128 /五百一十二分之二百五十六/ 010 / 002 / 040

数据表可从爱特梅尔网站获取更多信息。

该AT17A系列配置器可与工业标准编程编程

聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1-1 。

AT17A系列套餐

AT17LV65A/

AT17LV128A/

AT17LV256A

是的

–

包

8-lead

PDIP

20-lead

PLCC

32-lead

TQFP

AT17LV512A

是的

–

AT17LV010A

是的

AT17LV002A

–

是的

2322G–CNFG–03/06

2.引脚配置

图2-1 。

8引脚PDIP

数据

DCLK

(1)

（ WP ） RESET / OE

NCS

VCC

SER_EN

（A2）的nCASC

(4)

GND

图2-2 。

20引脚PLCC

数据

VCC

NCS

GND

（A2）的nCASC

(4)

DCLK

(2)

WP1

(1)

（ WP ） RESET / OE

SER_EN

（ READY

(2)

)

图2-3 。

32引脚TQFP

数据

VCC

DCLK

(3)

（ WP1 ） NC

RESET / OE

SER_EN

准备

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3.此引脚仅适用于AT17LV010A / 002A设备。

4. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

NCS

GND

（A2）的nCASC

AT17LV65A/128A/256A/512A/002A

图2-4 。

框图

SER_EN

WP1

(2)

振荡器

CONTROLL

振荡器

(3)

电源

RESET

DCLK

准备

(2)

RESET / OE

(1)

（ WP ）

NCS

nCASC

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3. nCASC功能不可用的AT17LV65A设备上。

2322G–CNFG–03/06

3.设备描述

该配置EEPROM的控制信号（ NCS ， RESET / OE和DCLK ）接口

直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置

化处理和检索配置EEPROM数据而不需要外部

控制器。

配置EEPROM的RESET / OE和NCS引脚控制的三态缓冲器的数据

输出引脚，使地址计数器和振荡器。当RESET / OE是低电平，

配置EEPROM重置其地址计数器和三态其DATA引脚。 NCS的销

还控制AT17A系列配置器的输出。如果NCS是后举行高

RESET / OE脉冲时，计数器被禁止，数据输出引脚为三态。当NCS是

从动随后低时，计数器和数据输出引脚被启用。当RESET / OE

再次变低时，地址计数器复位和数据输出引脚为三态，顾及─

少了NCS的状态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件三

声明DATA引脚，以避免争用其他配置器。在上电时，地址

计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET低和OE高，

本文将描述RESET / OE 。

4.引脚说明

AT17LV65A/

AT17LV128A/

AT17LV256A

名字

数据

DCLK

WP1

I / O

PLCC

–

准备

SER_EN

注意：

–

PDIP

–

AT17LV512A/

AT17LV010A

PLCC

TQFP

AT17LV002A

PLCC

TQFP

复位/

NCS

GND

nCASC

1. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

AT17LV65A/128A/256A/512A/002A

4.1

数据

三态数据输出的配置。集电极开路双向引脚进行编程。

4.2

DCLK

时钟输出和时钟输入。在DCLK的上升沿递增内部地址计数器

呈现数据的下位的数据引脚。该计数器仅当RESET / OE

输入保持高时，网络控制系统的输入保持为低电平，所有的配置数据并没有被转移

到目标设备（否则，作为主设备，在DCLK引脚驱动低）。

4.3

WP1

写保护（ 1 ）。该引脚用于编程过程中保护内存部分，和

这是由于内部上拉下拉电阻默认情况下禁用。这种输入管脚的FPGA中，不使用

装车作业。该引脚仅适用于AT17LV512A / 010A / 002A的设备。

4.4

RESET / OE

输出使能（高电平有效）和复位（低电平有效），当SER_EN为高。低逻辑电平

复位地址计数器。高逻辑电平（与NCS低）实现了数据，并允许

地址计数器计数。在该模式下，如果该引脚为低电平（复位），内部振荡器的变

不活跃和DCLK驱动低。该输入的逻辑极性是可编程的，并且必须是亲

编程高电平有效的用户编程的Altera期间（RESET低电平有效）

应用程序。

4.5

写保护（WP ）输入（ NCS时为低）编程只（ SER_EN低）时。当

WP为低，整个存储器可被写入。当WP启用（高），最低块

存储器不能被写入。该引脚仅适用于AT17LV65A / 128A / 256A的设备。

4.6

NCS

片选输入端（低电平有效）。低输入（与OE高）允许DCLK递增

地址计数器，使数据来驱动的。如果AT17A系列复位与NCS低时，

设备初始化的第一个（主）设备以菊花链。如果AT17A系列复位

与NCS高，设备初始化为链中的后续AT17A系列设备。

4.7

GND

接地引脚。 A 0.2 μF V的去耦电容

并建议GND 。

4.8

nCASC

选择级联输出（低电平有效）。该输出变低时，地址计数器具有

达到其最大值。在菊花链的AT17A系列设备，其中一个nCASC销

设备通常被连接到下一个器件的链中的NCS输入引脚，其允许

DCLK从随后的AT17A系列器件在主配置为时钟数据

链。此功能不可用AT17LV65A设备上。

4.9

设备的选择输入， A2 。这是用于使能（或选择），在编程期间，该装置

（即，当SER_EN是低）。 A2有一个内部下拉电阻。

2322G–CNFG–03/06

特点

串行EEPROM系列配置FLEX

器件

简单的界面， SRAM的FPGA

EE可编程的2兆位串行存储器用来存储配置程序

针对现场可编程门阵列（FPGA ）

级联读回以支持其他配置或未来更高密度

阵列

低功耗CMOS EEPROM工艺

可编程复位极性

可以在节省空间的表面贴装PLCC封装

在系统通过2线总线可编程

Atmel的AT24CXXX串行EEPROM仿真

可在3.3V ± 5 ％， LV和5V ± 5 ％C版本

系统友好就绪引脚

替代AT17C / LV002A

描述

该AT17C002A和AT17LV002A （高密度AT17A系列） FPGA配置

的EEPROM （配置器）提供一个易于使用的，高性价比的配置MEM-

储器进行编程的Altera FLEX设备。该AT17A系列打包在

流行的20引脚PLCC和32引脚TQFP封装。该AT17A系列家族采用简单

串行接入程序，以配置一个或多个FPGA器件。该AT17A系列

组织提供足够的内存来配置一个或多个更小的FPGA。

使用AT17A系列的一个特征，该用户可以选择重置的极性功能

化通过编程内部EEPROM字节。该AT17A部分产生自己

内部时钟，并且可以被用来作为一个系统的“主”用于加载FPGA器件。

爱特梅尔器件还支持系统友好的READY引脚。 READY（就绪）引脚用于

为了简化系统上电时的考虑因素。

该AT17A系列配置器可与工业标准编程编程

聚物Atmel的ATDH2200E编程工具。

FPGA

CON组fi guration

EEPROM

内存

2-megabit

Altera的引脚

AT17C002A

AT17LV002A

牧师2280B - 8月1日

引脚配置

20引脚PLCC

32引脚TQFP

数据

VCC

数据

VCC

NCS

GND

（A2）的nCASC

DCLK

WP1

SER_EN

准备

DCLK

WP1

SER_EN

准备

框图

SER_EN

WP1

程序设计

模式逻辑

程序设计

数据移位

OSC

控制

ROW

地址

计数器

ROW

解码器

OSC

POWER- ON

RESET

位

计数器

DCLK就绪

NCS

nCASC （A2）的

AT17C/LV002A

2280B–08/01

NCS

GND

（A2）的nCASC

EEPROM

CELL

矩阵

COLUMN

解码器

数据

AT17C/LV002A

设备

CON组fi guration

该配置EEPROM的控制信号（ NCS ， OE和DCLK ）直接与接口

FPGA器件的控制信号。所有的FPGA器件可以控制整个配置亲

塞斯和检索配置EEPROM数据，而无需外部智能

控制器。

配置EEPROM的OE和NCS控制引脚上的数据输出三态缓冲器

针和使地址计数器和振荡器。当OE是低电平时，组态

化EEPROM重置其地址计数器和三态其DATA引脚。 NCS的脚还

控制AT17A系列配置的输出。如果NCS是OE复位后举行高

脉冲，计数器被禁用，数据输出引脚为三态。当NCS为低时，

计数器和数据输出引脚被启用。当OE再次变低，地址

计数器被复位，数据输出引脚是不管网络控制系统的状态的三态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件三

声明DATA引脚，以避免争用其他配置器。在上电时，地址

计数器会自动复位。

就绪引脚可为设备的复位状态的集电极开路指示器;这是

驱动为低电平，而该设备是在上电复位周期和释放（三态）时，

循环完成。

本文讨论了EPF10K设备接口。有关更多详细信息或信息

Altera的其他应用程序，请从Altera FPGA中引用了“ AT17A系列转换

串行配置记忆“应用笔记。

FPGA器件

CON组fi guration

FPGA器件可以与AT17A系列EEPROM中（参见图1 ）进行配置。该AT17A

在EEPROM阵列系列设备存储配置数据和时钟的数据串行移出

其内部振荡器。在OE ， NCS和DCLK引脚提供的控制信号

地址计数器和输出的三态缓冲器。该AT17A系列设备发送一个串行比特

配置数据流，以它的数据管脚，其连接到所述DATA0输入引脚上的

FPGA器件。

当对FPGA器件的配置数据超过一个单一AT17A的容量

系列装置中，多个AT17A系列装置可以串联连接在一起（参见图2）。

当多个AT17A系列设备是必需的，在nCASC和NCS引脚提供手工

级联的EEPROM之间晃动。

一个AT17A系列装置在链中的位置决定了它的运行。第一AT17A

在配置链系列器件上电或NCS低复位和配置

对于FPGA器件的协议。这AT17A系列器件提供所有的时钟脉冲的一个或

更多的FPGA器件，以及任何下游AT17A系列配置配置过程中。

第一AT17A系列配置器还提供了数据的所述第一数据流的FPGA器件

在多设备配置。一旦第一AT17A系列设备完成发送config-

uration数据时，它驱动其nCASC销低，其驱动所述第二AT17A的NCS销

系列器件的低。这将激活第二AT17A系列设备发送的配置数据

到FPGA器件。

2280B–08/01

图1 。

配置上采用单AT17A系列配置

(1)(2)(3)

1 k

EPF6K/EPF10K

送到nCONFIG

DCLK

DATA0

的nCE

MSEL0

MSEL1

CONF_DONE

的nSTATUS

AT17C512A/010A/020A/002A

AT17LV512A/010A/020A/002A

DCLK

数据

NCS

准备

SER_EN

0.1

GND

注意事项：

1.使用READY引脚是可选的。

2.引入的RC延迟送到nCONFIG的输入被建议确保V

（ 5V / 3.3V ）之前达到

配置开始。（变送到nCONFIG可替代地连接到一个有效的低电平的系统复位信号）。

EEPROM 3.复位极性必须设置有效的低电平（ OE高电平有效）。

图2中。

配置上采用多AT17A系列配置器

(1)(2)(3)

1 k

EPF10K

送到nCONFIG

0.1

AT17C512A / 010A / 020A / 002A AT17C512A / 010A / 020A / 002A

AT17LV512A / 010A / 020A / 002A AT17LV512A / 010A / 020A / 002A

设备1

设备2

DCLK

DATA0

DCLK

数据

NCS

准备

nCASC

DCLK

SER_EN

数据

NCS

的nCE

CONF_DONE

的nSTATUS

MSEL0

MSEL1

GND

注意事项：

1.使用READY引脚是可选的。

2.引入的RC延迟送到nCONFIG的输入被建议确保V

（ 5V / 3.3V ）之前达到

配置开始。（变送到nCONFIG可替代地连接到一个有效的低电平的系统复位信号）。

EEPROM 3.复位极性必须设置有效的低电平（ OE高电平有效）。

AT17C/LV002A

2280B–08/01

AT17C/LV002A

就绪引脚可为设备的复位状态的集电极开路指示器;这是

驱动为低电平，而该设备是在上电复位周期和释放（三态）时，

循环完成。它可以用来保存FPGA器件复位时将其完成其

上电复位，但是它不能被用于有效地延迟的配置（如，输出为

系统V之前发布的还有

已经稳定）。

第一AT17A系列器件时钟所有后续AT17A系列设备，直到配置

就完成了。一旦所有的配置数据被传送和NCS在第一AT17A系列

设备驱动为高电平通过CONF_DONE在FPGA器件中，第一AT17A系列设备

时钟16个额外的周期来之前进入零功耗初始化FPGA器件（空闲）

状态。如果第一AT17A系列设备上的NCS所有配置数据之前被拉高

转 - 或者NCS不高驱动后，所有的配置数据传输 - nSTA-

TUS驱动为低电平时，表示配置错误。

AT17A系列

复位极性

程序设计

模式

该AT17A系列配置允许用户为任一OE引脚的极性进行编程

RESET / OE或RESET / OE 。有关详细信息，请参考“编程规范

爱特梅尔公司的FPGA配置EEPROM的“应用笔记。

在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以是

通过2线串行接口进行编程。编程完成在V

只供应。亲

在芯片内部产生编程supervoltages 。请参阅“编程规范

爱特梅尔的配置EEPROM的“应用指南以获取更多信息。该AT17 A-

系列零件是读/写在5V标称。该AT17LV A系列的部分是读/写电压为3.3V

标称。

该AT17A系列配置进入NCS时被置低功耗待机模式

高。在这种模式下，配置消耗小于0.5毫安的电流的电压为5V 。输出

仍处于高阻抗状态，无论OE输入的状态。

待机模式

2280B–08/01