特点
EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1 ，
2097152 X 1和4194304 ×1位的串行存储器用来存储配置
节目的现场可编程门阵列（FPGA ）
同时支持3.3V和5.0V工作电压的应用
在系统可编程（ ISP ），通过两线总线
简单的界面， SRAM的FPGA
兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX
， APEX
设备，朗讯ORCA
赛灵思XC3000
， XC4000
， XC5200
，斯巴达
，的Virtex
FPGA的
级联读回以支持额外配置或者高密度阵列
非常低功耗CMOS EEPROM工艺
可编程复位极性
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 8引脚PDIP ， 8引脚SOIC ， 20引脚PLCC ， 20引脚SOIC ， 44引脚PLCC和
44引脚TQFP封装
Atmel的AT24CXXX串行EEPROM仿真
低功耗待机模式
高可靠性
- 耐力：100,000写周期
- 数据保存： 90年的工业零部件（ 85 ° C）和190年的
商用部分（ 70° C）
FPGA
CON组fi guration
EEPROM
内存
AT17LV65
AT17LV128
AT17LV256
AT17LV512
AT17LV010
AT17LV002
AT17LV040
3.3V和5V
系统支持
描述
该AT17LV系列FPGA配置的EEPROM （配置器）提供了一种易于
易用，高性价比的配置存储器的现场可编程门阵列。该
AT17LV系列器件采用8引脚一圈， 8引脚PDIP ， 8引脚SOIC ，20
引脚PLCC ， 20引脚SOIC ， 44引脚PLCC和44引脚TQFP封装，见表1。
AT17LV系列配置器使用一个简单的串行接入程序配置一个
以上的FPGA器件。用户可以通过亲选择复位功能的极性
编程4个字节的EEPROM 。这些器件还支持写保护
在它的编程模式的机制。
该AT17LV系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。
表1中。
AT17LV系列套餐
AT17LV65/
AT17LV128/
AT17LV256
是的
是的
是的
是的
是的
(2)
–
–
AT17LV512/
AT17LV010
是的
是的
采用8引脚LAP
(1)
是的
是的
(2)
–
–
包
8引脚LAP
8引脚PDIP
8引脚SOIC
20引脚PLCC
20引脚SOIC
44引脚PLCC
44引脚TQFP
注意事项：
AT17LV002
是的
–
采用8引脚LAP
(1)
是的
是的
(2)
是的
是的
AT17LV040
(3)
–
(3)
–
–
是的
是的
1. 8引脚封装LAP具有相同的占位面积为8引脚SOIC封装。由于一个8
引脚SOIC封装不适用于AT17LV512 / 010 / 002设备，它是possi-
竹叶提取使用的8引脚封装LAP代替。
2.引出线为AT17LV65 / 128/ 256个设备并不是引脚对引脚的兼容
AT17LV512 / 010 / 002设备。
3.参考AT17Fxxx数据表，可在爱特梅尔网站。
牧师2321E - CNFG - 6月3日
1
引脚配置
8引脚LAP
数据
CLK
(1)
（ WP ） RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO （ A2 ）
GND
8引脚SOIC
数据
CLK
(1)
（ WP ） RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO （ A2 ）
GND
8引脚PDIP
数据
CLK
(1)
（ WP ） RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO （ A2 ）
GND
20引脚PLCC
NC
数据
NC
VCC
NC
3
2
1
20
19
NC
GND
NC
NC
NC
9
10
11
12
13
CLK
(WP1
(2)
） NC
（ WP
(1)
）RESET / OE
(WP2
(2)
） NC
CE
4
5
6
7
8
18
17
16
15
14
NC
SER_EN
NC
NC （ READY
(2)
)
CEO （ A2 ）
注意事项：
1.此引脚仅适用于AT17LV65 / 128/ 256个设备。
2.该引脚仅适用于AT17LV512 / 010 / 002设备。
2
AT17LV65/128/256/512/010/002/040
2321E–CNFG–06/03
AT17LV65/128/256/512/010/002/040
20引脚SOIC
(1)
NC
数据
NC
CLK
NC
RESET / OE
NC
CE
NC
GND
注意：
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
NC
NC
SER_EN
NC
NC
CEO （ A2 ）
NC
NC
NC
1.本引出线仅适用于AT17LV65 / 128/ 256个设备。
20引脚SOIC
(1)
数据
NC
CLK
NC
NC
NC
NC
RESET / OE
NC
CE
注意：
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
NC
SER_EN
NC
NC
NC
NC
首席执行官
NC
GND
1.本引出线仅适用于AT17LV512 / 010 / 002设备。
3
2321E–CNFG–06/03
44 PLCC
NC
CLK
NC
NC
数据
NC
VCC
NC
NC
SER_EN
NC
44
43
42
41
40
39
38
37
36
35
34
NC
CLK
NC
NC
数据
NC
VCC
NC
NC
SER_EN
NC
NC
RESET / OE
NC
CE
NC
NC
GND
NC
NC
CEO/A2
NC
18
19
20
21
22
23
24
25
26
27
28
(WP1
(1)
)
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
6
5
4
3
2
1
44
43
42
41
40
7
8
9
10
11
12
13
14
15
16
17
39
38
37
36
35
34
33
32
31
30
29
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
准备
44 TQFP
NC
NC
NC
NC
NC
NC
(1)
（ WP1 ）
NC
NC
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
33
32
31
30
29
28
27
26
25
24
23
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
准备
注意：
1.此引脚仅适用于AT17LV002设备。
4
AT17LV65/128/256/512/010/002/040
2321E–CNFG–06/03
NC
RESET / OE
NC
CE
NC
NC
GND
NC
NC
CEO(A2)
NC
AT17LV65/128/256/512/010/002/040
框图
SER_EN
WP1
(2)
WP2
(2)
电源
RESET
准备
(2)
(1)
注意事项：
1.此引脚仅适用于AT17LV65 / 128/ 256个设备。
2.该引脚仅适用于AT17LV512 / 010 / 002设备。
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17LV系列配置器的输出。如果CE是后举行高
在RESET / OE复位脉冲，计数器被禁止，数据输出引脚三 -
说。当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
5
2321E–CNFG–06/03
特点
EE可重编程2,097,152 ×1位的串行存储器用来存储
针对现场可编程门阵列配置程序（ FPGA）器件
在系统通过2线总线可编程
简单的界面， SRAM的FPGA
兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX
， APEX
设备，朗讯ORCA
的FPGA ，赛灵思XC3000
， XC4000
， XC5200
，斯巴达
,
VIRTEX
FPGA的
级联读回以支持其他配置器或高密度阵列
低功耗CMOS EEPROM工艺
可编程复位极性
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 20引脚PLCC ， 44引脚PLCC和44引脚TQFP封装（引脚兼容
整个产品系列）
Atmel的AT24CXXX串行EEPROM仿真
可在3.3V ± 10 ％， LV和5V ± 5 ％C版本
系统友好就绪引脚
低功耗待机模式
替代AT17C / LV020
FPGA
CON组fi guration
EEPROM
内存
2-megabit
描述
该AT17C002和AT17LV002 （高密度AT17系列） FPGA配置
的EEPROM （配置器）提供一个易于使用的，高性价比的配置MEM-
储器进行编程的现场可编程门阵列。该AT17系列包装
在流行的8引脚LAP ， 20引脚PLCC ， 44引脚PLCC和44引脚TQFP封装。该
AT17系列系列采用一个简单的串行访问过程来配置一个或多个
FPGA器件。用户可以选择在复位功能通过编程的极性
4个字节的EEPROM 。这些器件支持写保护模式和系统 -
友好就绪销，这表示“好”的功率电平到FPGA ，可用于
为确保可靠的系统上电。
在AT17系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程系统和Atmel的ATDH2225 ISP电缆。
AT17C002
AT17LV002
牧师2281D - 12月1日
1
AT17C/LV002
框图
SER_EN
WP1
程序设计
数据移位
注册
程序设计
模式逻辑
OSC
控制
ROW
地址
计数器
ROW
解码器
OSC
EEPROM
CELL
矩阵
电源
RESET
位
计数器
TC
COLUMN
解码器
CLK就绪
RESET / OE
CE
CEO(A2)
数据
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17系列配置的输出。如果CE是后举行高
RESET / OE复位脉冲，计数器被禁止，数据输出引脚为三态。
当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
3
2281D–12/01
销刀豆网络gurations
8
LAP
针
1
2
–
20
PLCC
针
2
4
5
44
TQFP
针
40
43
7
44
PLCC
针
2
5
7
名字
数据
CLK
WP1
(1)
I / O
I / O
I
I
描述
三态数据输出的配置。集电极开路双向
引脚进行编程。
时钟输入。用于增加内部地址和位计数器为
阅读和编程。
写保护（ 1 ） 。使用过程中，以保护内存部分
编程。默认情况下，由于内部下拉电阻禁用。
这种输入管脚中的FPGA加载操作不被使用。
输出使能（高电平有效）和RESET （低电平）时， SER_EN是
高。低水平上的RESET / OE复位双方的地址和位
计数器。高水平（与CE低），使数据输出驱动器。该
该输入的逻辑极性是可编程的，因为无论是RESET / OE或
RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
芯片使能输入（低电平有效） 。低水平（与OE高）允许DCLK
递增地址计数器，并允许数据输出驱动器。一
高层次的CE禁用地址和位计数器和势力
该器件进入低功耗待机模式。注意，该引脚会
不
启用/禁用设备的2线串行编程模式
（ SER_EN低） 。
接地引脚。之间的0.2 μF去耦电容
V
CC
和GND是
推荐使用。
O
芯片使能输出（低电平有效） 。该输出变低时，
地址计数器已达到其最大值。在菊花链
AT17系列设备，一台设备的CEO引脚必须连接到
在链中的下一个设备的CE输入。它会留低，只要
CE为低， OE为高电平。然后，它会按照CE ，直到OE变低;
此后， CEO将保持较高水平，直到整个EEPROM被再次读取。
设备的选择输入， A2 。这是用于使能（或选择）的设备
在编程过程中（即，当SER_EN是低） 。 A2的内部有一个
下拉电阻。
集电极开路复位状态指示灯。在上电期间复位驱动为低电平，
当开机完成后释放。 （推荐一个4.7 kΩ的上拉起来
该引脚如果使用） 。
串行能必须在FPGA装车作业举办高。
把SER_EN低使2线串行编程模式。
对于非ISP应用， SER_EN应该连接到V
CC
.
+ 3.3V / + 5V电源引脚。
3
6
13
19
RESET / OE
I
4
8
15
21
CE
I
5
10
18
24
GND
首席执行官
6
14
21
27
A2
I
–
15
23
29
准备
(1)
O
7
17
35
41
SER_EN
I
8
注意：
20
38
44
V
CC
1.此引脚是不是可在8引脚封装。
4
AT17C/LV002
2281D–12/01
AT17C/LV002
FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17
串行EEPROM配置已被设计为与主兼容性
串行模式。
这个文档讨论了AT40K ， AT40KAL和AT94KAL应用程序，以及
赛灵思应用。
控制
CON组fi guration
FPGA器件和AT17串行EEPROM之间的连接最简单
和不言自明的：
在AT17系列配置器的数据输出驱动FPGA器件的DIN 。
主FPGA CCLK输出驱动AT17系列的CLK输入
配置器。
任何AT17系列配置的CEO输出驱动器旁边的CE输入
配置EEPROM中的级联链。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
就绪引脚可作为该设备的重置的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
作为从第一配置的最后一个比特被读出，该时钟信号的配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
AT17系列复位
极性
编程模式
所述AT17系列配置允许用户为任一复位极性编程
RESET / OE或RESET / OE 。此功能是支持行业标准的程序员
算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
可通过2线串行总线编程。编程完成在V
CC
只供应。
在芯片内部产生编程超电压。该AT17C部件
读/写在5V标称。该AT17LV部分是读/写在3.3V标称。
该AT17C / LV002系列配置进入低功耗待机模式，只要CE
被置为高电平。在这种模式下，配置器消耗小于0.5毫安的电流在
5V 。输出仍然是OE的国家在高阻抗状态，无论
输入。
待机模式
5
2281D–12/01
QQ：2881677436 复制
