【特点可编程4,194,304 ×1和8388608 ×1位的串行存储器用来存储针对现场可编程门阵列配】,IC型号AT17F080A-30CU,AT17F080A-30CU PDF资料,AT17F080A-30CU经销商,ic,电子元器件-51电子网

特点

可编程4,194,304 ×1和8388608 ×1位的串行存储器用来存储

针对现场可编程门阵列配置程序（ FPGA）器件

3.3V输出能力

5V容限I / O引脚

使用爱特梅尔ATDH2200E系统或行业的第三方程序支持

编程器

在系统可编程（ ISP ）通过2线总线

简单的界面， SRAM的FPGA

兼容Atmel的AT40K和AT94K器件， Altera公司

FLEX

，神剑

，的Stratix

CYCLONE

与APEX

器件

级联读回以支持额外配置或者高密度阵列

低功耗CMOS闪存工艺

提供8引脚LAP ， 20引脚PLCC和32引脚TQFP封装

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

单台设备能够容纳4位数据流文件的实现简单系统

侦察组fi guration

快速串行下载速度高达33 MHz的

耐力： 5000写周期的典型

绿色（无铅/无卤化物/ RoHS标准）套餐

FPGA

CON组fi guration

FL灰内存

AT17F040A

AT17F080A

1.描述

该AT17FxxxA系列在系统可编程配置PROM的（组态

符之一）提供了一个易于使用的，高性价比的配置存储器领域

可编程门阵列。该AT17FxxxA系列器件采用8引脚

LAP ， 20引脚PLCC和32引脚TQFP封装，见

表1-1 。

该AT17FxxxA系列CON-

figurator使用一个简单的串行接入程序来配置一个或多个FPGA

设备。

该AT17FxxxA系列配置器可与工业标准的亲编程

程序员， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1-1 。

包

8引脚LAP

20引脚PLCC

32引脚TQFP

AT17FxxxA系列套餐

AT17F040A

是的

AT17F080A

是的

2823D–CNFG–2/08

2.引脚配置

8引脚LAP

数据

DCLK

RESET / OE

NCS

VCC

SER_EN

（A2）的nCASC

GND

20引脚PLCC

32引脚TQFP

数据

VCC

数据

VCC

NCS

GND

PAGESEL0

（A2）的nCASC

DCLK

PAGESEL1

RESET / OE

SER_EN

PAGE_EN

准备

DCLK

PAGESEL1

RESET / OE

SER_EN

PAGE_EN

准备

AT17F040A/080A

2823D–CNFG–2/08

NCS

GND

PAGESEL0

（A2）的nCASC

AT17F040A/080A

3.框图

准备

POWER- ON

RESET

时钟/振荡器

逻辑

DCLK

PAGE_EN

PAGESEL0

PAGESEL1

配置。页面

SELECT

nCASC(A2)

串行下载逻辑

2线串行编程

数据

FL灰

内存

CE / WE / OE

数据

地址

NCS

控制逻辑

RESET / OE

SER_EN

4.设备描述

在配置存储设备的控制信号（ NCS ， RESET / OE和DCLK ）接口

直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置

化处理和检索的配置设备的数据，而不需要外部

智能控制器。

在RESET / OE和NCS销控制的DATA输出引脚的三态缓冲器，并启动

地址计数器。当RESET / OE是低电平，配置设备重置其地址

计数器和三态其数据引脚。 NCS的脚还控制AT17FxxxA的输出

一系列的配置。如果NCS是RESET / OE复位脉冲后举行高时，计数器被禁用

和数据输出引脚为三态。当OE随后被驱动为高电平，计数器和

数据输出引脚被启用。当RESET / OE再次变低时，地址计数器

复位和数据输出引脚为三态，无论NCS的状态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件三

声明DATA引脚，以避免争用其他配置器。在上电时，地址

计数器会自动复位。

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5.引脚说明

表5-1 。

引脚说明

AT17F040A/080A

名字

数据

DCLK

PAGE_EN

PAGESEL0

PAGESEL1

复位/

NCS

GND

nCASC

准备

SER_EN

I / O

–

PLCC

TQFP

–

5.1

数据

(1)

三态数据输出，用于FPGA的配置。集电极开路双向引脚的配置

化编程。

5.2

DCLK

(1)

三态时钟。作为输入时的配置是在编程模式（即

SER_EN为低），并为FPGA配置过程中的输出。

5.3

PAGE_EN

(2)

输入用来使网页下载模式。当PAGE_EN高的配置下载

地址空间被划分成4个相等的页面。这使用户可以轻松地存储能力，

检索单个配置设备的多个配置比特流。该输入工程

与PAGESEL输入相结合。 PAGE_EN必须保持为低电平，如果页面不希望。

当SER_EN为低（ ISP模式），该引脚没有影响。

注意事项：

1.该引脚具有内部20 kΩ上拉电阻。

2.该引脚具有内部30 kΩ上拉下拉电阻。

AT17F040A/080A

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AT17F040A/080A

5.4

PAGESEL [1 ：0]的

(2)

页面选择输入。用于确定该4个存储器页的期间的串行靶向

配置下载。每个页面的地址空间中示出

表5-2 。

当

SER_EN为低（ ISP模式）这些引脚没有任何效果。

表5-2 。

地址空间

AT17F040A （ 4兆位）

00000 - 地址0FFFFh

10000 - 1FFFFH

20000 - 2FFFFh

30000 - 3FFFFH

00000 - 3FFFFH

AT17F080A （ 8兆比特）

00000 - 1FFFFH

20000 - 3FFFFH

40000 - 5FFFFh

60000 - 7FFFFH

00000 - 7FFFFH

寻呼解码

PAGESEL = 00 ， PAGE_EN = 1

PAGESEL = 01 ， PAGE_EN = 1

PAGESEL = 10， PAGE_EN = 1

PAGESEL = 11 ， PAGE_EN = 1

PAGESEL = XX ， PAGE_EN = 0

5.5

RESET / OE

(1)

输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。低水平上

RESET / OE复位双方的地址和位计数器。高水平（与NCS低）使

数据输出驱动器。

5.6

NCS

(1)

芯片使能输入（低电平有效）。低水平（与OE高）允许DCLK递增

地址计数器和使能数据输出驱动器。高水平的NCS同时禁用

地址和位计数器和强制器件进入低功耗待机模式。注意，这

销会

不

启用/禁用设备的2线串行编程模式（ SER_EN低）。

5.7

GND

接地引脚。 A 0.2 μF V的去耦电容

并建议GND 。

5.8

nCASC

级联选择输出（当SER_EN高）。该输出变低时，内部

地址计数器已达到其最大值。如果PAGE_EN输入设置为高，马克西 -

妈妈值为选定分区中的最高地址。该PAGESEL [1：0 ]输入用于

使4分区选择。如果PAGE_EN输入被设置为低电平时，设备不进行分区

和地址的最大值是在设备中的最高地址，看

表5-2第5页。

在AT17FxxxA系列器件的菊花链，一台设备的nCASC引脚必须连接

到链中的下一个设备的网络控制系统的输入。它会留低，只要NCS是低和OE是

高。然后，它会按照NCS直到OE变低;此后， nCASC将保持较高水平，直到整个

EEPROM被再次读取。

5.9

(1)

设备的选择输入，（当SER_EN低）。输入用于使能（或芯片选择）的

在编程过程中的设备（例如，当SER_EN低）。参考AT17FxxxA编程

规格可在爱特梅尔网站获取更多详细信息。

注意事项：

1.该引脚有一个内部20K的上拉电阻。

2.该引脚具有内部30 kΩ上拉下拉电阻。

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