特点
可编程4,194,304 ×1和8388608 ×1位的串行存储器用来存储
针对现场可编程门阵列配置程序（ FPGA）器件
3.3V输出能力
5V容限I / O引脚
使用爱特梅尔ATDH2200E系统或行业的第三方程序支持
编程器
在系统可编程（ ISP ）通过2线总线
简单的界面， SRAM的FPGA
兼容Atmel的AT40K和AT94K器件， Altera公司
FLEX
， APEX
设备，
朗讯
ORCA
的FPGA ，赛灵思
XC3000 ， XC4000 ， XC5200 ，斯巴达
，的Virtex
FPGA中，
摩托罗拉
MPA1000的FPGA
级联读回以支持额外配置或者高密度阵列
低功耗CMOS闪存工艺
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 20引脚PLCC和44引脚TQFP封装
Atmel的AT24CXXX串行EEPROM仿真
低功耗待机模式
单台设备能够容纳4位流文件允许简单的系统
侦察组fi guration
快速串行下载速度高达33 MHz的
耐力： 5000写周期的典型
绿色（无铅/无卤化物/ RoHS标准）可封装选项
FPGA
CON组fi guration
FL灰内存
AT17F040
AT17F080
1.描述
该AT17F系列在系统可编程配置PROM的（配置器）
提供一种易于使用的，具有成本效益的配置存储器，用于现场可编程
门阵列。该AT17F系列器件采用8引脚LAP ， 20引脚PLCC ，
和44引脚TQFP封装，见
表1-1 。
该AT17F系列配置使用简单
串行接入程序，以配置一个或多个FPGA器件。
该AT17F系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。
表1-1 。
包
8引脚LAP
20引脚PLCC
44引脚TQFP
AT17F系列套餐
AT17F040
是的
是的
–
AT17F080
是的
是的
是的
3039K–CNFG–2/08
2.引脚配置
8引脚LAP
数据
CLK
RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO （ A2 ）
GND
20引脚PLCC
3
2
1
20
19
NC
GND
PAGESEL0
NC
NC
9
10
11
12
13
NC
数据
NC
VCC
NC
CLK
NC
RESET / OE
PAGESEL1
CE
4
5
6
7
8
18
17
16
15
14
NC
SER_EN
PAGE_EN
准备
CEO （ A2 ）
20引脚PLCC （的Virtex引脚）
(1)(2)
3
2
1
20
19
NC
CE
GND
NC
CEO （ A2 ）
9
10
11
12
13
CLK
NC
数据
VCC
NC
NC
NC
NC
NC
RESET / OE
4
5
6
7
8
18
17
16
15
14
SER_EN
NC
NC
准备
NC
注意事项：
1. 20引脚PLCC （的Virtex引出线）是仅在AT17F040可用。
2.引脚排列的Virtex与XC17V和XC18V系列PROM兼容。
2
AT17F040/080
3039K–CNFG–2/08
3.框图
准备
POWER- ON
RESET
RESET
时钟/振荡器
逻辑
CLK
PAGE_EN
PAGESEL0
PAGESEL1
配置。页面
SELECT
CEO(A2)
串行下载逻辑
2线串行编程
数据
FL灰
内存
CE / WE / OE
数据
地址
CE
控制逻辑
RESET / OE
SER_EN
4.设备描述
在配置存储设备的控制信号（ CE ， RESET / OE和CLK ）接口
直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置
化处理和检索的配置设备的数据，而不需要外部
智能控制器。
在RESET / OE和CE引脚控制的DATA输出引脚的三态缓冲器，并启动
地址计数器。当RESET / OE是低电平，配置设备重置其地址
计数器和三态其数据引脚。 CE引脚也控制AT17F系列的输出
配置器。如果CE是RESET / OE复位脉冲后举行高时，计数器被禁用，
数据输出引脚为三态。当OE随后被驱动为高电平，计数器和数据
输出引脚被启用。当RESET / OE再次变低时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件三态
DATA引脚，以避免争用其他配置器。在上电时，地址计数器
自动复位。
4
AT17F040/080
3039K–CNFG–2/08
AT17F040/080
5.引脚说明
表5-1 。
引脚说明
AT17F040
名字
数据
CLK
PAGE_EN
PAGESEL0
PAGESEL1
RESET / OE
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
I / O
I / O
I
I
I
I
I
I
–
O
6
I
O
I
–
–
7
8
15
17
20
15
18
20
–
7
8
15
17
20
23
35
38
14
13
6
14
21
8
LAP
1
2
–
–
–
3
4
5
20
PLCC
2
4
16
11
7
6
8
10
20 PLCC
（的Virtex ）
1
3
–
–
–
8
10
11
8
LAP
1
2
–
–
–
3
4
5
AT17F080
20
PLCC
2
4
16
11
7
6
8
10
44
TQFP
40
43
39
14
19
13
15
18
5.1
数据
(1)
三态数据输出的配置。集电极开路双向引脚进行编程。
5.2
CLK
(1)
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
5.3
PAGE_EN
(2)
输入用来使网页下载模式。当PAGE_EN高的配置下载
地址空间被划分成4个相等的页面。这使用户可以轻松地存储能力，
检索单个配置设备的多个配置比特流。该输入工程
与PAGESEL输入相结合。 PAGE_EN必须保持为低电平，如果页面不希望。
当SER_EN为低（ ISP模式），该引脚没有影响。
注意事项：
1.该引脚具有内部20 kΩ上拉电阻。
2.该引脚具有内部30 kΩ上拉下拉电阻。
5
3039K–CNFG–2/08
特点
可编程4,194,304 ×1和8388608 ×1位的串行存储器用来存储
针对现场可编程门阵列配置程序（ FPGA）器件
3.3V输出能力
5V容限I / O引脚
使用爱特梅尔ATDH2200E系统或行业的第三方程序支持
编程器
在系统可编程（ ISP ）通过2线总线
简单的界面， SRAM的FPGA
兼容Atmel的AT40K和AT94K器件， Altera公司
FLEX
， APEX
设备，
朗讯
ORCA
的FPGA ，赛灵思
XC3000 ， XC4000 ， XC5200 ，斯巴达
，的Virtex
FPGA中，
摩托罗拉
MPA1000的FPGA
级联读回以支持额外配置或者高密度阵列
低功耗CMOS闪存工艺
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 20引脚PLCC ， 44引脚PLCC和44引脚TQFP封装
Atmel的AT24CXXX串行EEPROM仿真
低功耗待机模式
单台设备能够容纳4位数据流文件的实现简单系统
侦察组fi guration
快速串行下载速度高达33 MHz的
耐力： 5000写周期的典型
LHF封装（无铅无卤）
FPGA
CON组fi guration
FL灰内存
AT17F040
AT17F080
1.描述
该AT17F系列在系统可编程配置PROM的（配置器）
提供一种易于使用的，具有成本效益的配置存储器，用于现场可编程
门阵列。该AT17F系列器件采用8引脚LAP ， 20引脚PLCC ，
44引脚PLCC和44引脚TQFP封装，见
表1-1 。
该AT17F系列配置
使用一个简单的串行接入程序来配置一个或多个FPGA器件。
该AT17F系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。
表1-1 。
包
8引脚LAP
20引脚PLCC
44引脚PLCC
44引脚TQFP
AT17F系列套餐
AT17F040
是的
是的
–
–
AT17F080
是的
是的
是的
是的
3039I–CNFG–2/05
2.引脚配置
8引脚LAP
数据
CLK
RESET / OE
CE
1
2
3
4
8
7
6
5
VCC
SER_EN
CEO （ A2 ）
GND
20引脚PLCC
3
2
1
20
19
NC
GND
PAGESEL0
NC
NC
9
10
11
12
13
NC
数据
NC
VCC
NC
CLK
NC
RESET / OE
PAGESEL1
CE
4
5
6
7
8
18
17
16
15
14
NC
SER_EN
PAGE_EN
准备
CEO （ A2 ）
20引脚PLCC （的Virtex引脚）
(1)(2)
3
2
1
20
19
NC
CE
GND
NC
CEO （ A2 ）
9
10
11
12
13
CLK
NC
数据
VCC
NC
NC
NC
NC
NC
RESET / OE
4
5
6
7
8
18
17
16
15
14
SER_EN
NC
NC
准备
NC
注意事项：
1. 20引脚PLCC （的Virtex引出线）是仅在AT17F040可用。
2.引脚排列的Virtex与XC17V和XC18V系列PROM兼容。
2
AT17F040/080
3039I–CNFG–2/05
3.框图
准备
POWER- ON
RESET
RESET
时钟/振荡器
逻辑
CLK
PAGE_EN
PAGESEL0
PAGESEL1
配置。页面
SELECT
CEO(A2)
串行下载逻辑
2线串行编程
数据
FL灰
内存
CE / WE / OE
数据
地址
CE
控制逻辑
RESET / OE
SER_EN
4.设备描述
在配置存储设备的控制信号（ CE ， RESET / OE和CLK ）接口
直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置
化处理和检索的配置设备的数据，而不需要外部
智能控制器。
在RESET / OE和CE引脚控制的DATA输出引脚的三态缓冲器，并启动
地址计数器。当RESET / OE是低电平，配置设备重置其地址
计数器和三态其数据引脚。 CE引脚也控制AT17F系列的输出
配置器。如果CE是RESET / OE复位脉冲后举行高时，计数器被禁用，
数据输出引脚为三态。当OE随后被驱动为高电平，计数器和数据
输出引脚被启用。当RESET / OE再次变低时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件三态
DATA引脚，以避免争用其他配置器。在上电时，地址计数器
自动复位。
4
AT17F040/080
3039I–CNFG–2/05
AT17F040/080
5.引脚说明
表5-1 。
引脚说明
AT17F040
名字
数据
CLK
PAGE_EN
PAGESEL0
PAGESEL1
复位/
OE
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
I / O
I / O
I
I
I
I
I
I
–
O
6
I
O
I
–
–
7
8
15
17
20
15
18
20
–
7
8
15
17
20
29
41
44
23
35
38
14
13
6
14
27
21
8
LAP
1
2
–
–
–
3
4
5
20
PLCC
2
4
16
11
7
6
8
10
20 PLCC
（的Virtex ）
1
3
–
–
–
8
10
11
8
LAP
1
2
–
–
–
3
4
5
AT17F080
20
PLCC
2
4
16
11
7
6
8
10
44
PLCC
2
5
1
20
25
19
21
24
44
TQFP
40
43
39
14
19
13
15
18
5.1
数据
(1)
三态数据输出的配置。集电极开路双向引脚进行编程。
5.2
CLK
(1)
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
5.3
PAGE_EN
(2)
输入用来使网页下载模式。当PAGE_EN高的配置下载
地址空间被划分成4个相等的页面。这使用户可以轻松地存储能力，
检索单个配置设备的多个配置比特流。该输入工程
与PAGESEL输入相结合。 PAGE_EN必须保持为低电平，如果页面不希望。
当SER_EN为低（ ISP模式），该引脚没有影响。
注意事项：
1.该引脚具有内部20 kΩ上拉电阻。
2.该引脚具有内部30 kΩ上拉下拉电阻。
5
3039I–CNFG–2/05
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