特点
EE可编程65,536 ×1 ， 131,072 ×1和262,144 ×1位串行存储器设计
存储配置方案，可编程门阵列
简单的界面， SRAM FPGA的要求只有一个用户I / O引脚
能配置与EPF6000和EPF8000 ， Flex的10K的FPGA
级联，以支持额外配置或未来的高密度阵列
（ 17C128 / 256只）
低功耗CMOS EEPROM工艺
可编程复位极性
可在工业标准引脚兼容的PLCC封装
在系统通过2线总线可编程
24CXX的串行EEPROM仿真
可在3.3V和5V版本
描述
在AT17C65 / 128 / 256A和AT17LV65 / 128 / 256A （ AT17A系列） FPGA的配置
化的EEPROM （配置器）提供一个易于使用的，高性价比的配置
内存为现场可编程门阵列。该AT17A系列打包在
流行的20引脚PLCC封装。该AT17A系列系列采用一个简单的串行连接提供
配置一个或多个FPGA器件。该AT17A系列组织物资
足够的内存来配置一个或多个更小的FPGA。采用了特殊的功能，
该AT17A系列的，用户可以通过编程选择复位功能的极性
明一个特殊的EEPROM位。
该AT17A系列的引脚与业界标准配置器兼容，并能
与行业标准的程序员编程。
FPGA
CON组fi guration
EEPROM
65K ， 128K和256K
AT17CxxxA
AT17LVxxxA
销刀豆网络gurations
20引脚PLCC
NC
数据
NC
VCC
NC
3
2
1
20
19
CE （ NCS ）
GND
NC
CEO （ nCASC ）
NC
9
10
11
12
13
CLK （ DCLK ）
NC
NC
NC
RESET / OE （ RESET / OE ）
4
5
6
7
8
18
17
16
15
14
SER_EN
NC
NC
NC
NC
修订版0996A - 07 / 98
1
控制AT17A系列串行EEPROM
FPGA器件和串行之间大部分连接
EEPROM是简单和不言自明的。
在AT17A系列的数据输出驱动的DIN
FPGA器件。
主FPGA CCLK输出驱动的CLK输入
在AT17A系列。
任何AT17C的CEO输出/ LV128 / 256A驱动
接下来AT17C的CE输入/ LV65 / 128/ 256级联
链逍遥音乐会。
SER_EN必须连接到V
CC
.
然而，有两种不同的方式使用的输入
CE和OE ，如图所示，在AC波形特征
形式。
化周期。如果一个系统复位施加到FPGA中，它会
放弃原有的配置，然后自己复位的
新的配置，如预期。当然， AT17A
系列不看外部复位信号，不会
复位其内部地址计数器，并因此将
留不同步与FPGA的的余数
配置周期。
条件2
FPGA的D / P的输出驱动器只有CE输入
AT17A系列，而其参考输入由反转驱动
输入到FPGA的RESET输入引脚。此连接
下都正常的情况下工作，即使当用户
D类之前中止的配置/ P已经很高。高
在RESET / OE输入到AT17C / LVxxxA水平 - 能很好地协同
ING FPGA复位 - 清除配置的内部地址
指针，从而使重构开始于开始。
该AT17A系列不需要因为逆变器
RESET极性是可编程的。
条件1
最简单的连接是有FPGA的D / P输出
驱动两个CE和RESET / OE平行（图1） 。由于
它的简单性，但是，这种方法会如果在FPGA失败
在组态过程中接收到一个外部复位
框图
2
AT17A系列
AT17A系列
销刀豆网络gurations
PLCC / S
伊斯兰会议组织
针
2
4
8
DIP
针
1
2
3
名字
数据
CLK
RESET / OE
I / O
I / O
I
描述
三态数据输出读取。输入/输出引脚进行编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
RESET /输出使能输入（当SER_EN高） 。低水平上都CE和
RESET / OE输入使得数据输出驱动器。高层次上的RESET / OE同时重置
地址和位计数器。该输入的逻辑极性是可编程的或者
RESET / OE或RESET / OE 。本文档介绍了引脚RESET / OE 。
I
芯片使能输入。用于设备的选择。无论CE和OE上的低电平使能
数据输出驱动器。高层次上的CE禁用这两个地址，位计数器
力忒设备进入低功率模式。请注意，此引脚将不会启用/禁用设备
2线串行模式（即，当SER_EN低） 。
接地引脚
O
芯片启用Out输出。此信号被置为低电平的时钟周期之后的最后
从存储器读出比特。它会留低，只要CE和OE都很低。然后它将
遵循CE ，直到OE为高电平。此后， CEO将保持较高水平，直到整个PROM是
再次读出，并感测复位极性的状态。
设备的选择输入， A2 。这用于在启用（或选择）的设备
编程时SER_EN较低（参见编程指南了解更多信息） 。
串行使能FPGA在加载操作通常较高。把SER_EN低，
使编程的2线串行接口。
+ 3.3V / + 5V电源引脚。
9
4
CE
10
12
5
6
GND
首席执行官
A2
18
20
7
8
SER_EN
V
CC
I
I
绝对最大额定值*
工作温度.................................. -55 ° C至+ 125°C
存储温度..................................... -65 ° C至+ 150°C
任何引脚电压
相对于地面............................. -0.1V到V
CC
+ 0.5V
电源电压（V
CC
） .......................................- 0.5 V至+ 7.0V
最大焊接温度。 （在10秒@ 1/16 ） ............. 260℃
ESD （R
ZAP
= 1.5K ，C
ZAP
= 100 pF的） ................................. 2000V
*注意：
强调超越“绝对下上市
最大额定值“，可能会造成永久性损坏
年龄到设备。这是一个值仅为
该器件在这些或任何功能操作
超出所指示的其他条件
本规范的业务部门所不
暗示。暴露在绝对最大额定值
长时间会影响器件的条件
可靠性。
3
FPGA主串行模式总结
FPGA和各自关联的I / O和逻辑功能
ated互连通过建立配置
程序。该程序被加载或者自动根据
电时，或者在命令，视的状态
3 FPGA的模式引脚。在主控模式下，FPGA自动
matically从外部加载配置程序
内存。串行EEPROM配置已
设计用于与主串行模式的兼容性。
配置完成后，所有的地址计数器后
如果复位信号驱动器的级联配置器被复位
在RESET / OE每个配置活动。
如果地址计数器不被后完井复位
化，那么RESET / OE输入可以接地。为
详情请参考AT17C系列编程
铭指南
编程模式
在编程模式中，通过使SER_EN输入
低。在这种模式下，芯片可以由2-编程
线接口。编程完成在V
CC
供应
只。编程超电压内部产生
芯片。见编程规范Atmel的CON-
成形的回忆应用笔记的进一步信息
化。该AT17C系列的部分是读/写在5V标称。
该AT17LV份是读/写在3.0V标称。
级联串行配置
的EEPROM （ AT17C / LV256A ）
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded配置器提供了额外的内存
（仅17C / LV128 / 256A ） 。
后从所述第一配置的最后一位被读出时，下一个
时钟信号到配置断言其CEO输出低
并禁止其数据线。第二个配置市盈率
ognizes低层次上的CE输入，使得其数据
输出。
图1 。
条件1连接
M2
M1
M0
重启
FLEX 10K ， FLEX 16K
（ CLK必填）
串行
EEPROM
D0
CCLK
CS
CON
FLEX设备
RESET / OE
AT17CXX
数据
CLK
CE
SER_EN
V
CC
AT17C / LVxxx复位极性
该AT17C / LVxxxA让用户选择复位极性
因为无论是RESET / OE或RESET / OE 。
待机模式
该AT17C / LVxxxA进入低功耗待机模式
每当CE为高电平。在这种模式下， CONFIGURA-
器消耗的电流小于1.0毫安。输出
保持在高阻抗状态，而不管该状态的
的OE输入。
FPGA
工作条件
AT17Cxxx
符号
V
CC
描述
广告
产业
军事
电源电压相对于GND
-0 ° C至+ 70°C
电源电压相对于GND
-40 ° C至+ 85°C °
电源电压相对于GND
-55 ° C至+ 125°C
最小/最大
4.75/5.25
4.5/5.5
4.5/5.5
AT17LVxxx
最小/最大
3.0/3.6
3.0/3.6
3.0/3.6
单位
V
V
V
4
AT17A系列
QQ：2880707522 复制
