特点
EE可编程524,288 X 1和1,048,576 ×1位的串行存储器用来存储
针对现场可编程门阵列配置程序（ FPGA）器件
在系统通过2线总线可编程
简单的界面， SRAM的FPGA
兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX
， APEX
设备，朗讯ORCA
的FPGA ，赛灵思XC3000
， XC4000
， XC5200
，斯巴达
,
VIRTEX
FPGA的
级联读回以支持额外配置或者高密度阵列
低功耗CMOS EEPROM工艺
可编程复位极性
提供6 ×6mm的×1毫米8引脚LAP （与8引脚SOIC / VOIC引脚兼容
包） ， 8引脚PDIP和20引脚PLCC封装（引脚兼容跨产品
家庭间）
Atmel的AT24CXXX串行EEPROM仿真
可在3.3V ± 10 ％， LV和5V ± 5 ％C版本
系统友好就绪引脚
低功耗待机模式
FPGA
CON组fi guration
EEPROM
内存
512千比特和
1-megabit
描述
该AT17C512 / 010和AT17LV512 / 010 （高密度AT17系列） FPGA
配置的EEPROM （配置器）提供一个易于使用的，具有成本效益的CON-
成形存储器进行编程的现场可编程门阵列。该AT17
系列封装在8引脚一圈， 8引脚PDIP和流行的20引脚PLCC 。该
AT17系列采用了简单的串行访问过程来配置一个或多个FPGA
设备。用户可以通过编程4选择复位功能的极性
EEPROM字节。这些器件支持写保护模式和系统友好
READY销，这表示“好”的功率电平，以FPGA和可用于
确保可靠的系统上电。
在AT17系列配置器可与工业标准编程编程
聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。
AT17C512
AT17LV512
AT17C010
AT17LV010
牧师0944E - 12月1日
1
AT17C512/010/LV512/010
框图
SER_EN
WP1
WP2
程序设计
模式逻辑
程序设计
数据移位
注册
OSC
控制
ROW
地址
计数器
ROW
解码器
OSC
EEPROM
CELL
矩阵
电源
RESET
位
计数器
TC
COLUMN
解码器
CLK就绪
RESET / OE
CE
CEO(A2)
数据
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17系列配置的输出。如果CE是后举行高
RESET / OE复位脉冲，计数器被禁止，数据输出引脚为三态。
当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
3
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引脚说明
8
PDIP /
LAP
针
1
2
20
PLCC
针
2
4
5
名字
数据
CLK
WP1
(1)
I / O
I / O
I
I
描述
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
写保护（ 1 ） 。使用的编程过程中保护的内存部分。
默认情况下，由于内部下拉电阻禁用。这个输入引脚不用于
在FPGA装车作业。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程
因为无论是RESET / OE或RESET / OE 。对于大多数应用，复位应
编程低电平有效。本文档介绍了引脚RESET / OE 。
写保护（ 2 ） 。使用的编程过程中保护的内存部分。
默认情况下，由于内部下拉电阻禁用。这个输入引脚不用于
在FPGA装车作业。
芯片使能输入（低电平有效） 。低水平（与OE高）允许DCLK到
递增地址计数器，并允许数据输出驱动器。高水平上
CE禁用这两个地址，位计数器和强制器件进入低
功耗待机模式。注意，该引脚会
不
启用/禁用该设备中的2-
线串行编程模式（ SER_EN低） 。
接地引脚。之间的0.2 μF去耦电容
V
CC
和GND是
推荐使用。
3
6
RESET / OE
I
7
WP2
(1)
I
4
8
CE
I
5
10
GND
首席执行官
O
6
14
A2
15
准备
(1)
I
O
芯片使能输出（低电平有效） 。该输出变低时，地址计数器
已达到其最大值。在AT17系列器件的菊花链，首席执行官
一个设备的引脚必须连接到链中的下一个设备的CE输入。
它会留低，只要CE为低， OE为高电平。然后，它会按照CE ，直到OE
变低;此后， CEO将保持较高水平，直到整个EEPROM被再次读取。
设备的选择输入， A2 。这用于在启用（或选择）的设备
编程（即，当SER_EN是低） 。 A2有一个内部下拉电阻。
集电极开路复位状态指示灯。在上电期间复位驱动为低电平，发布
（三态）当开机完成。 （建议在此引脚如果一个4.7 kΩ的上拉
使用）。
串行能必须在FPGA装车作业举办高。把SER_EN
低使2线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
+ 3.3V / + 5V电源引脚。
7
17
SER_EN
I
8
注意：
20
V
CC
1.此引脚是不是可在8引脚封装。
4
AT17C512/010/LV512/010
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AT17C512/010/LV512/010
FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17
串行EEPROM配置已被设计为与主兼容性
串行模式。
这个文档讨论了AT40K ， AT40KAL和AT94KAL应用程序，以及
赛灵思应用。
控制
CON组fi guration
FPGA器件和AT17串行EEPROM之间的连接最简单
和不言自明的：
在AT17系列配置器的数据输出驱动FPGA器件的DIN 。
主FPGA CCLK输出驱动AT17系列的CLK输入
配置器。
任何AT17系列配置的CEO输出驱动器旁边的CE输入
配置EEPROM中的级联链。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
就绪引脚可作为该设备的重置的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
作为从第一配置的最后一个比特被读出，该时钟信号的配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
AT17系列复位
极性
编程模式
所述AT17系列配置允许用户为任一复位极性编程
RESET / OE或RESET / OE 。此功能是支持行业标准的程序员
算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
可通过2线串行总线编程。编程完成在V
CC
只供应。
在芯片内部产生编程超电压。该AT17C部件
读/写在5V标称。该AT17LV部分是读/写在3.3V标称。
该AT17C / LV512 / 010系列配置进入低功耗待机模式而当时─
曾经CE为高电平。在这种模式下，配置器消耗小于0.5毫安
目前在5V 。输出保持的状态处于高阻抗状态，而不管
在OE输入。
待机模式
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