AT17系列
特点
E
2
可编程65,536 ×1 ， 131,072 ×1 ，以及262,144 ×1位串行存储器设计
存储配置方案，可编程门阵列
简单的界面， SRAM FPGA的要求只有一个用户I / O引脚
兼容AT6000的FPGA ， FPGA ATT3000 ， EPF8000的FPGA ， FPGA的ORCA ，
XC2000 ， XC3000 ， XC4000 ， XC5000的FPGA ， MPA1000
级联，以支持额外配置或未来的高密度阵列
（ 17C128和17C256只）
低功耗CMOS EEPROM工艺
可编程复位极性
可以在节省空间的塑料DIP或表面贴装
PLCC和SOIC封装
在系统通过2线总线可编程
的24CXX系列的EPROM仿真
可在3.3V
±
10 ％的LV版
FPGA
CON组fi guration
E
2
舞会
65K ， 128K和256K
描述
在AT17C65 / 128/ 256和AT17LV65 / 128/ 256（ AT17系列） FPGA配置
EEPROMS （配置器）提供一个易于使用的，高性价比的配置MEM-
储器的现场可编程门阵列。该AT17系列封装在8引脚
DIP和流行的20引脚PLCC和SOIC封装。在AT17系列家族采用简单
串行接入程序，以配置一个或多个FPGA器件。的AT17系列
组织提供足够的内存来配置一个或多个更小的FPGA。
使用AT17系列的特色，用户可以选择复位的极性
功能通过编程一个特殊的EEPROM位。
该AT17系列可与工业标准的程序员编程。
AT17C65
AT17C128
AT17C256
销刀豆网络gurations
20引脚PLCC
20引脚SOIC
8引脚DIP
0391E-A–5/97
1
控制AT17系列串行EEPROM
FPGA器件和串行之间大部分连接
EEPROM是简单和不言自明的。
在AT17系列的数据输出驱动的DIN
FPGA器件。
主FPGA CCLK输出驱动的CLK输入
的AT17系列。
任何AT17C的CEO输出/ LV128 / 256驱动器CE
接下来AT17C的级联链/ LV128 / 256输入
PROM中。
SER_EN必须连接到V
CC
.
然而，有两种不同的方式使用的输入
CE和OE ，如图所示，在AC波形特征
形式。
化周期。如果一个系统复位施加到FPGA中，它会
放弃原有的配置，然后自己复位的
新的配置，如预期。当然， AT17系列
不看外部复位信号并不会重置其
内部地址计数器，因此，将保持
不与FPGA的组态的剩余同步
配给周期。
条件2
FPGA的D / P的输出驱动器只有CE的AT17输入
串联，而其参考输入是由所述反转从动
输入到FPGA复位输入引脚。这方面的作品
下都正常的情况下，即使当用户中止
D / P之前的配置已经偏高。高水平上
在RESET / OE输入到AT17C / LVxxx - FPGA中
复位 - 清除配置的内部地址指针，
以便重新配置开始于开始。该
AT17系列并不需要，因为RESET逆变器
极性是可编程的。
条件1
最简单的连接是有FPGA的D / P输出
驱动两个CE和RESET / OE平行（图1） 。由于
它的简单性，但是，这种方法会如果在FPGA失败
在组态过程中接收到一个外部复位
框图
2
AT17系列
AT17系列
销刀豆网络gurations
PLCC /
SOIC
针
2
4
DIP
针
1
2
名字
数据
CLK
I / O
I / O
I
描述
三态数据输出读取。输入/输出引脚进行编程。
时钟输入。用于增加用于读取内部地址和比特计数器
和编程。
RESET /输出使能输入（当SER_EN高） 。低水平上都
CE和RESET / OE输入使得数据输出驱动器。高水平上
RESET / OE复位两个编辑部地址和位计数器。这方面的一个逻辑极性
输入可编程为任RESET / OE或RESET / OE 。本文档
描述引脚RESET / OE 。
I
芯片使能输入。用于设备的选择。低水平既CE和OE上
使数据输出驱动器。高水平的CE禁用这两个地址
和比特计数器和力德设备进入低功率模式。请注意，此引脚将
未启用/ 2线禁用设备串行模式（即，当SER_EN低） 。
接地引脚
O
芯片启用Out输出。下面这个信号置位的时钟周期低
从存储器的最后一个比特读出。它会留只要CE和OE是低
两者低。然后，它会按照CE ，直到OE变为高电平。此后CEO将保持
高直到整个PROM再次读取和检测复位状态
极性。
设备的选择输入， A2 。这用于在启用（或选择）的设备
编程时SER_EN为低（参见编程指南了解更多
详细说明） 。
串行使能FPGA在加载操作通常较高。瞻
SER_EN低，使编程的2线串行接口。
+ 3.3V / + 5V电源引脚。
6
3
RESET / OE
8
4
CE
10
14
5
6
GND
首席执行官
A2
I
17
20
7
8
SER_EN
V
CC
I
绝对最大额定值*
工作温度.........................- 55 ° C至+125°C
储存温度............................- 65 ° C至+ 150°C
任何引脚电压
相对于地面.................... -0.1V到V
CC +
0.5V
电源电压（VCC ） .............................. -0.5V至+ 7.0V
最大焊接温度。 （在10秒@ 1/16 ） ... 260℃
ESD （R
ZAP
= 1.5K ，C
ZAP
= 100pF的） ........................ 2000V
*注意：
强调超越“绝对下上市
最大额定值“，可能会造成永久性损坏
年龄到设备。这是一个值仅为
该器件在这些或任何功能操作
超出所指示的其他条件
本规范的业务部门所不
暗示。暴露在绝对最大额定值
长时间会影响器件的条件
可靠性。
3
FPGA主串行模式总结
FPGA和各自关联的I / O和逻辑功能
ated互连通过建立配置
程序。该程序被加载或者自动根据
电时，或者在命令，视的状态
3 FPGA的模式引脚。在主控模式下，FPGA自动
matically从外部加载配置程序
内存。串行EEPROM配置已
设计用于与主串行模式的兼容性。
配置完成后，所有的地址计数器后
如果复位信号驱动器的级联配置器被复位
在RESET / OE每个配置活动。
如果地址计数器不被后完井复位
化，那么RESET / OE输入可以接地。为
详情请参考AT17C系列编程
铭指南。
编程模式
在编程模式中，通过使SER_EN输入
低。在这种模式下，芯片可以由2-编程
线接口。编程完成在V
CC
供应
只。编程超电压内部产生
芯片。见编程规范Atmel的CON-
成形的回忆应用笔记的进一步信息
化。该AT17C系列的部分是读/写在5V标称。
该AT17LV份是读/写在3.0V标称。
级联串行配置
EEPROM的
（ AT17C / LV128和AT17C / LV256 ）
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded配置器提供了额外的内存（ 17C /
LV128和17C / LV256只） 。
后从所述第一配置的最后一位被读出时，下一个
时钟信号到配置断言其CEO输出低
并禁止其数据线。第二个配置recog-
nizes低层次上的CE输入，使得其数据
输出。
图1 。
条件1连接
AT17C / LVxxx复位极性
该AT17C / LVXXX让用户选择复位极性
因为无论是RESET / OE或RESET / OE 。
待机模式
该AT17C / LVXXX进入低功耗待机模式
每当CE为高电平。在这种模式下， CONFIGURA-
器消耗的电流小于1.0毫安。输出
保持在高阻抗状态，而不管该状态的
的OE输入。
工作条件
AT17CXXX
符号
描述
广告
V
CC
产业
军事
电源电压相对于GND
-0 ° C至+ 70°C
电源电压相对于GND
-40 ° C至+ 85°C °
电源电压相对于GND
-55 ° C至+ 125°C
最小/最大
4.75/5.25
4.5/5.5
4.5/5.5
AT17LVXXX
最小/最大
3.0/3.6
3.0/3.6
3.0/3.6
单位
V
V
V
4
AT17系列
QQ：2881677436 复制
