2005年6月
修订版0.3
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
特点
输出频率范围： 8.33MHz到200MHz
输入频率范围： 6.25MHz到125MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
±2 ％（最大）输出的占空比的变化
12时钟输出：驱动多达24时钟线
一个反馈输出
三个参考时钟输入： LVPECL或LVCMOS
300PS （最大）输出，输出偏斜
锁相环（PLL）的旁路模式
“ SpreadTrak ”
输出使能/禁用
引脚兼容CY29773 ， MPC9773和
MPC973
工业温度范围： -40 ° C至+ 85°C
52pin 1.0毫米TQFP封装
符合RoHS标准
ASM5I9773A
该ASM5I9773A配有一张LVPECL和两个LVCMOS
参考时钟输入，并提供12个输出分区
在每四个输出三家银行。每家银行的划分
按SEL VCO输出（A ：C ）的设置（见表2.功能
表（配置控制） ） 。这些分频器允许
输出到输入的比例为8 ：1， 6： 1,5 ：1,4 ：1,3 ： 1,8 ：3,5 ： 2,2 ：1，
5： 3,3 ：2,4 ：3,5 ： 4,1： 1和5 ： 6 。每个LVCMOS兼容
输出可驱动50Ω串联或并联端接
传输线。对于串联端接传输
线，每个输出可驱动一个或两个的痕迹，给人
设备的1:24的有效扇出。
PLL被确保稳定的，因为压控振荡器是
构造成在200兆赫到500兆赫运行。这
允许一个宽范围的输出频率，从8 MHz到
200兆赫。对于正常操作，外部反馈
输入FB_IN被连接到反馈输出Fb_out分别。
内部压控振荡器的输入端的倍数运行
基准时钟由反馈分频器设定（见表1 。
频率表） 。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全
静态和最小输入时钟频率指定
不适用。
功能说明
该ASM5I9773A是低电压高性能
200MHz的基于PLL的设计用于高零延迟缓冲器
高速时钟分配的应用程序。
半导体联盟
2575 ，奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话： 408.855.4900
传真： 408.855.4999
www.alsc.com
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2005年6月
修订版0.3
框图
PECL_CLK
PECL_CLK ＃
VCO_SEL
PLL_EN
REF_SEL
0
TCLK0
TCLK1
TCLK_SEL
FB_IN
0
1
LPF
D
Q
SYNC
FRZ
相
探测器
VCO
1
D
Q
SYNC
FRZ
ASM5I9773A
QA0
QA1
QA2
QA3
FB_SEL2
QB0
QB1
QB2
QB3
MR＃ / OE
POWER- ON
RESET
/4,/6,/8,/12
/4,/6,/8,/10
SELA(0,1)
SELB(0,1)
SELC(0,1)
2
2
2
/2,/4,/6,/8
0
/4,/6,/8,/10
/2
同步脉冲
FB_SEL(0,1)
SCLK
SDATA
输出禁用
电路
2
数据发生器
D
12
Q
SYNC
FRZ
SYNC
1
D
Q
D
Q
SYNC
FRZ
QC2
QC3
Fb_out分别
D
Q
SYNC
FRZ
QC0
QC1
SYNC
FRZ
INV_CLK
VCO_SEL
引脚配置
VDDQA
VDDQA
SELA0
SELA1
QA0
VSS
VSS
QA1
AVSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
AVDD
1
2
3
4
5
6
7
8
9
10
11
12
13
52 51 50 49 48 47 46 45 44 43 42 41 40
QA2
QA3
SELB0
SELB1
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDQB
QB1
VSS
QB2
VDDQB
QB3
FB_IN
VSS
Fb_out分别
VDD
FB_SEL0
ASM5I9773A
14 15 16 17 18 19 20 21 22 23 24 25 26
VDDQC
SYNC
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
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INV_CLK
FB_SEL1
VDDQC
SELC1
QC2
SELC0
QC1
QC3
QC0
VSS
VSS
2 16
2005年6月
修订版0.3
引脚配置
1
针
11
12
9
10
44,46,48,50
32,34,36,38
16,18,21,23
29
31
25
6
2
8
7
52
14
5,26,27
42,43
40,41
19,20
3
4
45,49
33,37
22,17
13
28
1
15,24,30,35,
39,47,51
ASM5I9773A
名字
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
QA（ 3：0 ）
QB （3 ：0）
QC（ 3：0 ）
Fb_out分别
FB_IN
SYNC
PLL_EN
MR＃ / OE
TCLK_SEL
REF_SEL
VCO_SEL
INV_CLK
FB_SEL （2 ：0）
SELA(1,0)
SELB(1,0)
SELC(1,0)
SCLK
SDATA
VDDQA
VDDQB
VDDQC
AVDD
VDD
AVSS
VSS
I / O
我， PU
I
我， PU
我， PU
O
O
O
O
我， PU
O
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
供应
供应
供应
供应
供应
供应
供应
TYPE
LVPECL
LVPECL
LVCMOS
描述
LVPECL参考时钟输入。
LVPECL参考时钟输入。
LVCMOS / LVTTL参考时钟输入。
LVCMOS
LVCMOS / LVTTL参考时钟输入。
LVCMOS
时钟输出组A.
LVCMOS
时钟输出的银行B.
LVCMOS
时钟输出的银行C.
LVCMOS
反馈时钟输出。
连接到FB_IN正常运行。
反馈时钟输入。
连接到Fb_out分别为正常运行。这
LVCMOS输入应该在相同的电压轨作为输入参考时钟。
SEE
表1.频率表。
同步脉冲输出。
此输出用于系统
LVCMOS
同步。
PLL使能/旁路输入。
低时， PLL将被禁用/旁路，
LVCMOS
输入时钟连接到输出分频器。
主复位和输出使能/禁止输入。
LVCMOS
SEE
表2.函数表（配置控制） 。
LVCMOS时钟参考选择输入。
LVCMOS
SEE
表2.函数表（配置控制） 。
LVCMOS / LVPECL参考选择输入。
LVCMOS
SEE
表2.函数表（配置控制） 。
VCO工作频率选择输入。
LVCMOS
SEE
表2.函数表（配置控制） 。
QC （ 2,3 ）相选择输入。
LVCMOS
SEE
表2.函数表（配置控制） 。
LVCMOS
反馈分压器选择输入。
SEE
表6 。
频率选择输入，银行A.
LVCMOS
SEE
表3.函数表（ A银行） 。
频率选择输入，银行B.
LVCMOS
SEE
表4.函数表（ B组） 。
频率选择输入，银行C.
LVCMOS
SEE
表5.功能表（ C银行） 。
LVCMOS
串行时钟输入。
LVCMOS
串行数据输入。
VDD
VDD
VDD
VDD
VDD
地
地
2.5V或3.3V电源对银行A输出时钟
2,3
.
2.5V或3.3V电源对银行B输出时钟
2,3
.
2.5V或3.3V电源对银行C的输出时钟
2,3
.
2.5V或3.3V的电源PLL
2,3
.
2.5V或3.3V的电源供应核心和投入
2,3
.
模拟地。
共同点。
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB的更高， VDDQC电源引脚。
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
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3 16
2005年6月
修订版0.3
“ SpreadTrak ”
许多系统被设计现在利用技术
所谓扩频频率时序发生。
ASM5I9773A被设计，以便不以滤出的传播
参考输入的光谱特征，假设它
存在。
ASM5I9773A
当一个零延迟缓冲器没有被设计来传递
通过扩频功能，其结果是一
这可能会导致显著量跟踪歪斜的
问题在需要同步的系统。
表1 ：频率表
反馈
输出分频器
÷4
÷6
÷8.
÷10
÷12
÷16
÷20
÷24
÷32
÷40
VCO
输入时钟* 4
输入时钟* 6
输入时钟* 8
输入时钟* 10
输入时钟* 12
输入时钟* 16
输入时钟* 20
输入时钟* 24
输入时钟* 32
输入时钟* 40
输入频率范围
（ AVDD = 3.3V ）
50兆赫至125兆赫
33.3 MHz至83.3 MHz的
25 MHz至62.5 MHz的
20 MHz至50 MHz的
16.6 MHz至41.6 MHz的
12.5 MHz至31.25 MHz的
10兆赫至25兆赫
8.3 MHz到20.8 MHz的
6.25 MHz到15.625 MHz的
5 MHz至12.5 MHz的
输入频率范围
（ AVDD = 2.5V ）
50兆赫至95兆赫
33.3 MHz至63.3 MHz的
25 MHz至47.5 MHz的
20 MHz至38 MHz的
16.6 MHz至31.6 MHz的
12.5 MHz至23.75 MHz的
10兆赫至19兆赫
8.3 MHz到15.8 MHz的
6.25 MHz到11.8 MHz的
5 MHz至9.5 MHz的
表2.函数表（配置控制）
控制
REF_SEL
TCLK_SEL
VCO_SEL
PLL_EN
INV_CLK
默认
1
1
1
1
1
TCLK0 ， TCLK1
TCLK0
0
PECL_CLK
1
TCLK1
VCO÷1
（高输入频率范围）
使能PLL 。 VCO的输出
连接到输出分频器
QC2和QC3是倒
（ 180°相移）相对于
QC0和QC1
输出启用
压控振荡器÷2 （低输入频率范围）
旁路模式下， PLL禁用。输入时钟连接到
输出分频器
QC2和QC3是同相的QC0和QC1
输出禁用（三态）并且该设备的复位。
在上电复位/输出禁止PLL反馈环路开路
与VCO运行在它的最低频率。该装置
由内部上电复位（ POR ）电路，复位
在上电期间。
MR＃ / OE
1
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
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2005年6月
修订版0.3
表3.函数表（ A银行）
VCO_SEL
0
0
0
0
1
1
1
1
ASM5I9773A
表5.功能表（ C银行）
QA（ 0 ：3）
÷8
÷12
÷16
÷24
÷4
÷6
÷8
÷12
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
VCO_SEL
0
0
0
0
1
1
1
1
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
qc的（0： 3）
÷4
÷8
÷12
÷16
÷2
÷4
÷6
÷8
表4.函数表（ B组）
VCO_SEL
0
0
0
0
1
1
1
1
表6.函数表（ Fb_out分别）
QB （0 ：3）的
÷8
÷12
÷16
÷20
÷4
÷6
÷8
÷10
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
VCO_SEL FB_SEL2 FB_SEL1 FB_SEL0 Fb_out分别
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
÷8
÷12
÷16
÷20
÷16
÷24
÷32
÷40
÷4
÷6
÷8
÷10
÷8
÷12
÷16
÷20
绝对最大条件
参数
VDD
VDD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
故障时间
条件
实用
相对于Vss
相对于Vss
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
生产测试
民
–0.3
2.375
–0.3
–0.3
200
–65
–40
最大
5.5
3.465
VDD + 0.3
VDD + 0.3
VDD -2
-
150
+150
+85
+150
23
55
10
单位
V
V
V
V
V
mA
MVP -P
°C
°C
°C
° C / W
° C / W
V
PPM
2000
注：上述参数仅是不是暗示了使用功能。暴露在绝对最大额定值为长时间可能会影响
器件的可靠性。
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
注意：本文档中的信息如有更改，恕不另行通知。
5 16
QQ：2881677436 复制
