2005年7月
修订版0.2
3.3V LVCMOS 1:10 PLL时钟发生器
特点
1:10基于PLL的低电压时钟发生器
支持零延迟操作
3.3V电源
产生时钟信号高达250MHz
120pS的最大输出偏移
差分LVPECL参考时钟输入
外部PLL反馈
可驱动多达20个时钟线
32引脚LQFP封装
引脚和功能兼容的MPC958和
MPC9658
ASM5I9658
与参考时钟频率决定了压控振荡器
频率。两者必须被选择，以匹配VCO
频率范围。该ASM5I9658的内部VCO是
在任2个或参考时钟频率的4倍运行。
该ASM5I9658具有差分LVPECL输入参考
随着外部反馈输入。该ASM5I9658是
非常适合用作零延迟，低偏移扇出缓冲器。该
设备性能已被调整和优化为零
延迟的性能。
该PLL_EN和旁路控制选择PLL旁路
配置用于测试和诊断。在此配置中，
选定的输入参考时钟绕过PLL和
路由到输出分频器或直接向
输出。在PLL旁路配置是完全静态和
的最小时钟频率说明书和所有其它
PLL特性不适用。输出可
禁用（高阻），并通过设备复位
断言MR / OE引脚。主张MR / OE也使
PLL松锁由于缺少反馈信号出现
在FB_IN 。拉高MR / OE将使输出和
关闭锁相环，使PLL来恢复到
正常操作。
该ASM5I9658完全3.3V兼容的，不需要
外部环路滤波器元件。输入（ PCLK除外）
接受LVCMOS除信号，同时输出提供
LVCMOS兼容水平与能力，以推动
封端的50Ω的传输线。串联端接
传输线，每个ASM5I9658输出能
驱动一个或两个迹线给出了器件的有效
扇出1:16 。该装置被装在一个7×7毫米
2
32引脚LQFP & TQFP封装。
功能说明
该ASM5I9658是兼容3.3V ， 1:10 PLL基础
时钟发生器和零延迟缓冲器针对高
在中档性能低偏移时钟分配
高性能的电信，网络和计算
应用程序。随着输出频率达250 MHz，
输出偏斜小于120pS设备满足需求
最苛刻的时钟应用。该ASM5I9658
被指定为0 ℃至+ 70 ℃的温度范围内。
该ASM5I9658采用PLL技术，频率锁定
其输出到输入参考时钟。正常工作
该ASM5I9658的需要Q FB个的连接
输出到反馈输入，关闭PLL反馈路径
（外部反馈） 。随着锁定PLL ，输出
频率等于所述装置的基准频率
和VCO_SEL选择50的工作频率范围
为125MHz或100 250MHz的。两个可用后PLL
通过VCO_SEL选择分频器（分频2或除以-4）
半导体联盟
2575奥古斯丁驱动器
加利福尼亚州圣克拉拉
联系电话： 408.855.4900
传真： 408.855.4999
www.alsc.com
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框图
ASM5I9658
Q0
V
CC
2-25k
PCLK
PCLK
V
CC
25k
FB_IN
V
CC
3-25k
0
＆放大器;
÷1
÷2
0
1
÷2
Q1
0
1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
QFB
REF
VCO
PLL
1
200-500兆赫
FB
PLL_EN
VCO_SEL
绕行
MR / OE
25k
图1. ASM5I9658逻辑图
GND
GND
16
15
14
V
CC
Q2
Q3
V
CC
Q4
Q5
引脚配置
24 23 22 21 20 19 18 17
GND
Q1
V
CC
Q0
GND
QFB
V
CC
VCO_SEL
25
26
27
28
29
30
31
32
1
2
3
4
5
6
7
8
Q6
V
CC
Q7
GND
Q8
V
CC
Q9
GND
ASM5I9658
13
12
11
10
9
绕行
V
CC
PLL
PLL_EN
PCLK
FB_IN
PCLK
图2. ASM5I9658 32引脚封装引脚（顶视图）
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MR / OE
GND
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表1 ：引脚配置
针＃
6
7
2
32
3
4
5
28,26,24,
22,20,18,
16,14,12,
10
30
8,9,13,17
21,25,29
1
11,15,19,
23,27,31
ASM5I9658
引脚名称
PCLK ，
PCLK
FB_IN
VCO_SEL
绕行
PLL_EN
MR / OE
Q0-9
QFB
GND
VCC_PLL
VCC
I / O
输入
输入
输入
输入
输入
输入
产量
产量
供应
供应
供应
TYPE
LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
VCC
功能
LVPECL的基准时钟信号
PLL反馈信号输入，连接到QFB
工作频率范围选择
PLL输出分频旁路选择
PLL使能/禁止
输出启用/禁用（高阻态三态）和器件复位
时钟输出
时钟输出PLL反馈，连接到FB_IN
负电源（ GND ）
PLL电源正极（模拟电源） 。建议
使用外部RC滤波器的模拟电源引脚V
CC_PLL
.
详情请参阅应用部分。
正电源的I / O和内核。所有V
CC
引脚都必须连接
要正确操作电源的正极
表2 ：功能表
控制
PLL_EN
默认
1
0
与PLL测试模式旁路。参考
时钟（PCLK ）代替内部VCO
输出。 ASM59658是完全静态的，并没有最低
频率限制适用。所有的PLL与交流
特点是不适用的。
与PLL和输出分频器测试模式
绕过。参考时钟（PCLK ）是直接
发送到输出端。 ASM59658是完全静态的
没有最小频率限制适用。所有PLL
相关的交流特性是不适用的。
VCO ÷ 1 （高频率范围） 。
f
REF
= f
Q0-9
=2. f
VCO
1
选择的VCO输出
1
绕行
1
选择输出分频器。
VCO_SEL
1
V
CO
÷2 （低频率范围） 。
f
REF
=f
Q0-9
=4.f
VCO
输出禁用（高阻态），并
重置设备。在复位PLL
反馈回路是开放的。该VCO是依赖于它的
最低频率。复位的长度
脉冲应大于一个参考
时钟周期（ PCLK ） 。
MR / OE
0
输出启用（激活）
注： 1的PLL操作需要BYPASS = 1和PLL_EN = 1 。
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表3 ：绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
ASM5I9658
特征
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
民
-0.3
-0.3
-0.3
最大
3.9
V
CC
+0.3
V
CC
+0.3
±20
±50
单位
V
V
V
mA
mA
°C
条件
-65
125
注： 1 ，这些仅仅是极限，不意味着对功能用途。暴露在绝对最大额定值为长时间可能会影响
器件的可靠性。
表4 ：一般规格
符号
V
TT
MM
HBM
LU
C
PD
C
IN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
LQFP 32热阻结到环境
JESD 51-3 ，单层测试板
民
200
2000
200
典型值
V
CC
÷2
最大
单位
V
V
V
mA
条件
10
4.0
83.1
73.3
68.9
86.0
75.4
70.9
65.3
59.6
60.6
55.7
53.8
51.5
48.8
26.3
pF
pF
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
每路输出
输入
自然科学
对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
自然科学
对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
MIL- SPEC 883E
方法1012.1
θ
JA
JESD 51-6 ， 2S2P多层电路板测试
63.8
57.4
59.0
54.4
52.5
50.4
47.8
θ
JC
LQFP 32热阻结到外壳
23.0
3.3V LVCMOS 1:10 PLL时钟发生器
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表5 ：直流特性
(V
CC
= 3.3V ±5％ ，T
A
= 0 ° C至70° C）
符号
V
IH
V
IL
V
PP
V
CMR1
V
OH
V
OL
Z
OUT
I
IN
I
CC_PLL
I
CCQ
ASM5I9658
特征
输入高电压
输入低电压
峰 - 峰值输入电压
（ PCLK ）
共模范围
（ PCLK ）
输出高电压
输出低电压
3
输出阻抗
输入电流
4
民
2.0
250
1.0
2.4
典型值
最大
V
CC
+0.3
0.8
单位
V
V
mV
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OH
= -24毫安
2
I
OL
=24mA
I
OL
=12mA
V
IN
=V
CC
或GND
V
CC_PLL
针
所有V
CC
引脚
V
CC
-0.6
0.55
0.30
14 -17
±200
12
13
15
15
V
V
V
V
A
mA
mA
最大PLL电源电流
最大静态电源电流
注：1， V
CMR
（直流）的差动输入信号的交叉点。得到的功能操作，当交叉点是在V内
CMR
在V范围内的输入摆幅的谎言
PP
（DC）的规范。
2. ASM3P9658能够驱动50Ωtransmission线对这一事件边缘。每路输出驱动器1 50Ωparallel终止
传输线V的终止电压
TT
。或者，装置可驱动多达2 50Ωseries端接的传输线。
3. ASM5I9658输出电平是兼容的MPC958输出电平。
4.Inputs有下拉或影响输入电流上拉电阻。
3.3V LVCMOS 1:10 PLL时钟发生器
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QQ：2880707522 复制
